三维半导体元件及其制造方法与流程

本发明是有关于一种三维半导体元件及其制造方法，且特别是有关于一种垂直通道式的三维半导体元件及其制造方法。

背景技术：

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元，和环绕式栅极(surrounding gate)的存储单元等三维存储器元件。

相关设计者无不期望可以构建出一三维存储器结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行擦除和编程等操作。再者，NAND型闪存的页(Page)尺寸是与位线数目成比例。因此当半导体元件尺寸缩小，不仅是成本降低，其平行操作的增加也提高了元件的读写速度，进而达到更高的数据传输速度。然而，传统的半导体元件设计通常有读取干扰(reading disturbance)的问题，而读取干扰是影响元件窗(device window)与性能表现的重要因素之一。

技术实现要素：

本发明是有关于一种三维半导体元件及其制造方法。根据实施例所提出的三维半导体元件，可以有效抑制操作时存储器页之间的读取干扰(reading disturbance)。

三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗(power consumption)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。

根据实施例，是提出一种三维半导体元件，包括多条接地选择线区段(GSL sections)分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，接地选择线区段是沿第一方向延伸；多个叠层结构(stacked structures)垂直形成于接地选择线区段上，且各叠层结构包括交替叠层的多个半导体层和多个绝缘层；多条串行选择线(string selection lines，SSLs)分别形成于这些叠层结构上，且串行选择线是沿第一方向延伸；以及多条位线设置于串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储器层的存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。

根据实施例，是提出一种三维半导体元件的制造方法，包括提供具一绝缘表面的一基板；形成一第一半导体层于基板的绝缘表面上；图案化第一半导体层以形成多条接地选择线区段(GSL sections)分隔开地位于基板上方，其中这些接地选择线区段是彼此电性绝缘和相互平行地沿第一方向延伸；垂直形成多个叠层结构于这些接地选择线区段上，和形成多条串行选择线于这些叠层结构上，其中各叠层结构包括交替叠层的多个第二半导体层和多个绝缘层，且这些串行选择线是沿第一方向延伸；形成多条位线于这些串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1为一三维半导体元件的简示图。

图2A-图10B绘示本发明第一实施例的一种三维半导体元件的制造方法。

图11A-图20B绘示本发明第二实施例的一种三维半导体元件的制造方法。

【符号说明】

10、20：基板

11：存储器层

12、24.1、24.2、24.3、240’：串行选择线

13：接地选择线

15：叠层结构

17：串行接触

201：绝缘膜层

21、21’：第一半导体层

21.1、21.2、21.3：接地选择线区段

21v：空间

230、230’、230.1～230.10、230.1’～230.10’、240：第二半导体层

22、232、232’、232.0～232.10、232.0’～232.10’、242、242’：绝缘层

25：ONO层

26：通道导体

27：介电层

28：刻蚀停止层

29：绝缘体

290：绝缘体的上表面

31、31.1～31.7：串行选择线接触导体

32、32.1～32.7：接地选择线接触导体

33、33.1～33.9：阶梯接触导体

ST1～ST4：叠层结构

Y_GSL：第一横向长度

X_GSL：第一纵向长度

Y_SSL：第二横向长度

X_SSL：第二纵向长度

P_L1，P_L2，P_L3：着陆平台

BL：位线

A_S：阶梯着陆区域

A_GC：接地选择线接触区域

Vcc1～Vcc4：垂直通道柱体

SL1～SL3：狭缝

具体实施方式

本发明的实施例是提出一种三维半导体元件及其制造方法，例如一垂直通道式(vertical-channel，VC)三维半导体元件。根据实施例的三维半导体元件，可以有效抑制操作时存储器页之间的读取干扰(reading disturbance)，进而有效地增进三维半导体元件的特性表现。

本发明可应用至多种不同存储单元排列方式的三维半导体元件例如垂直通道式(vertical-channel，VC)三维半导体元件。图1为一三维半导体元件的简示图，以说明一VC三维半导体元件的通常架构。一VC三维半导体元件包括多层存储器层(memory layers)11(包括控制栅极)，垂直叠层于一基板10上，且这些存储器层11是相互平行；多条串行选择线(string selection lines，SSLs)12，位于存储器层11上方且这些串行选择线12是相互平行；多个叠层结构(或是称为串行)15是垂直于存储器层11和串行选择线12，且这些叠层结构15是电性连接至对应的串行选择线12。再者，三维半导体元件更包括多条位线(bit lines)BLs是位于串行选择线12上方，且这些位线BLs是相互平行并垂直于串行选择线12。多个存储单元(memory cells)是分别由这些叠层结构15、这些串行选择线12和这些位线BLs定义。各存储器页的存储单元可以同时被读取或写入。再者，存储器层11的下方更形成有一接地选择线13(ground select line，GSL)(通常是未切开或是大面积的连续层)。三维半导体元件还可包括其它元件，例如多个串行接触(string contacts)17是垂直于存储器层11并电性连接至对应的串行选择线12，且各串行接触17的设置是对应于具存储单元的各叠层结构15，其中串行接触17是通过一图案化金属层和多个导电孔而电性连接至对应的位线BL。再者，三维半导体元件具有一阶梯着陆区域(stairstep landing area)A_S，其中包括多个层层设置的接垫结构(pad structures，例如字线接垫结构)，这些接垫结构被耦接至对应的存储器层的存储单元。

在操作典型的垂直通道式三维半导体元件(如图1所示)时，元件表现会受到读取干扰的影响。本发明所提出的新设计可以有效解决读取干扰的问题。其中两种可行应用，包括单栅极垂直通道(single gate vertical channel，SGVC)三维半导体元件以及全包覆式栅极垂直通道(gate-all-around vertical channel，GAAVC)三维半导体元件，是提出作为本发明实施例的说明。然而本发明并不仅限于这两种态样，实施例所提出的结构细节仅作叙述之用，并非就此限缩其保护范围。

以下实施例是参照所附图式叙述本发明的相关结构与工艺，然本发明并不仅限于此。实施例中相同或类似的元件是以相同或类似的标号标示。需注意的是，本发明并非显示出所有可能的实施例。未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。

<第一实施例>

图2A-图10B绘示本发明第一实施例的一种三维半导体元件的制造方法。第一实施例中，是以一单栅极垂直通道(SGVC)三维半导体元件为例做说明。

请参照图2A和图2B。图2A为本发明第一实施例的一种三维半导体元件的上视图，其绘示一接地选择线材料层的沉积。图2B为依照图2A的剖面线2B-2B所绘制三维半导体元件的剖面示意图。再者，图2A和图2B分别为三维半导体元件在一XY-平面和一ZY-平面上的剖面示意图。如图2B所示，是提供具一绝缘表面的一基板20，其绝缘表面可以是在基板20上形成一绝缘膜层201(例如一氧化层)而产生。沉积一第一半导体层(例如一多晶硅层)21于基板20的绝缘表面上。

请参照图3A和图3B。图3A为本发明第一实施例的一种三维半导体元件的上视图，其绘示接地选择线材料层的图案定义。图3B为依照图3A的剖面线3B-3B所绘制三维半导体元件的剖面示意图。再者，图3A和图3B分别为三维半导体元件在一XY-平面和一ZY-平面上的剖面示意图。如图3A、图3B所示，图案化第一半导体层21(例如透过光学光刻和刻蚀)以形成多条接地选择线区段(GSL sections)(例如21.1，21.2和21.3)分隔开地位于基板20上方，即接地选择线区段(例如21.1，21.2和21.3)是彼此电性绝缘的。于相邻的接地选择线区段之间具有空间21v。再者，根据实施例，接地选择线区段(例如21.1，21.2和21.3)是相互平行地沿一第一方向(i.e.X-方向)延伸，且各接地选择线区段(例如21.1/21.2/21.3...)的沿一第二方向(i.eY-方向)的一第一横向长度(first transverse length)Y_GSL是被定义出来。

请参照图4A和图4B。图4A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示接地选择线区段之间被绝缘层密封。图4B为依照图4A的剖面线4B-4B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。在形成分隔开的接地选择线区段后，一绝缘层22是沉积于接地选择线区段(例如21.1/21.2/21.3...)上以填满相邻接地选择线区段之间的空间21v，之后并进行平坦化步骤(例如利用化学机械抛光，chemical mechanical polishing(CMP))。于一实施例中，在CMP后是露出接地选择线区段(例如21.1/21.2/21.3...)的上表面，如图4A所示。再者，绝缘层22和绝缘膜层201可以是相同材料，例如氧化物，或是任何适合的材料。

接着，形成多个叠层结构(stacked structures)垂直于接地选择线区段上，以及形成多条串行选择线(string selection lines，SSLs)于叠层结构上。

请参照图5A和图5B。图5A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示出在形成多个叠层层后接地选择线区段的相关位置。图5B为依照图5A的剖面线5B-5B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。如图5B所示，多个第二半导体层230(包括230.1到230.10)、240和多个绝缘层232(包括232.0到232.10)、242是交替叠层地形成于接地选择线区段上。

请参照图6A和图6B。图6A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示多个叠层层于阵列区域的图形。图6B为依照图6A的剖面线6B-6B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。图6C为依照图6A的剖面线6C-6C所绘制三维半导体元件(于一XZ-平面)的剖面示意图。如图6B、图6C所示，图案化后，阵列区域的第二半导体层230(包括230.1到230.10)和240是被刻蚀而形成图案化的第二半导体层230’(包括230.1’到230.10’)和240’；而多个绝缘层232(包括232.0到232.10)、242被刻蚀而形成图案化的绝缘层232’(包括232.0’到232.10’)和242’。据此，多个叠层结构(stacked structures)(如图6B中所示的叠层结构ST1-ST4)是垂直形成于图案化的第一半导体层21’(即，接地选择线区段)上，且多条串行选择线(SSLs)240’分别形成于这些叠层结构上，其中各叠层结构包括交替叠层的图案化第二半导体层230’(在垂直通道式半导体元件中是做为字线)和图案化绝缘层232’。再者，串行选择线(SSLs)240’是沿第一方向(X-方向)延伸，如图6A所示。图案化步骤例如是利用光学光刻和刻蚀。

图7A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示ONO层和通道导体的沉积。图7B为依照图7A的剖面线7B-7B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。图7C为依照图7A的剖面线7C-7C所绘制三维半导体元件(于一XZ-平面)的剖面示意图。如图7B、图7C所示，形成的ONO层(做为电荷捕捉层)25是与前述叠层结构共形，而通道导体26(channel conductors，例如多晶硅)是形成于ONO层25的侧壁处，且以一介电层密封该结构。其中ONO层25和通道导体26是接触基板20。再者，一介电层27(例如氧化层)是形成于基板20上方以密封包含ONO层25和通道导体26的结构，之后进行平坦化步骤(例如利用化学机械抛光，CMP)。制作阵列区域的存储单元的其他工艺是同传统SGVC流程，在此不赘述。

请参照图8A和图8B。图8A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示在串行选择线图案化步骤之后串行选择线和接地选择线区段的相关位置。图8B为依照图8A的剖面线8B-8B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。在串行选择线图案化步骤(例如光学光刻和刻蚀)之后，是定义出串行选择线(24.1/24.2/24.3..)和接地选择线区段(21.1/21.2/21.3..)的横向长度(transverse lengths)与纵向长度(longitudinal lengths)。如图8A、图8B所示，接地选择线区段之一(例如接地选择线区段21.2)，其对应一个存储器页，是具有沿第一方向(X-方向)的第一纵向长度(first longitudinal length)X_GSL和具有沿第二方向(Y-方向)的第一横向长度(first transverse length)Y_GSL；而对应的一串行选择线(24.1/24.2/24.3..)具有沿第一方向的第二纵向长度(second longitudinal length)X_SSL和具有沿第二方向的第二横向长度(second transverse length)Y_SSL。根据实施例，第一纵向长度X_GSL是大于第二纵向长度X_SSL，以在一接地选择线接触区域(GSL contact region)A_GC中形成一着陆平台(P_L1，P_L2，P_L3，...，图8A)对应一组串行选择线和接地选择线区段。再者，于一实施例中，第一横向长度Y_GSL是实质上等于(但不限制于)第二横向长度Y_SSL。另外，于一实施例中，接地选择线区段的第一横向长度Y_GSL是对应存储器页的横向长度。

之后，如已知工艺，是于阶梯着陆区域A_S(图1)中制作所需的一阶梯配置结构，之后沉积一刻蚀停止层(etch stop layer)28。请参照图9A和图9B。图9A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示串行选择线、接地选择线区段和阶梯着陆区域的相关位置。图9B为依照图9A的剖面线Lc-Lc所绘制三维半导体元件(于一XZ-平面)的剖面示意图。再者，图9B绘示与第二存储器层相关的第二半导体层230.2’(其数目序号是由图中的底层往上增加)。一刻蚀停止层28是形成于串行选择线(例如图9B中的24.2)上方和叠层结构的侧壁上，且延伸至阶梯着陆区域A_S。刻蚀停止层28亦形成于接地选择线接触区域A_GC中接地选择线区段的着陆平台(例如P_L1，P_L2，P_L3，图8A)的上方(着陆平台用以设置后续工艺中形成的接地选择线接触导体)。刻蚀停止层的材料可以是氮化硅或其他适合的材料。如图9A所示，着陆平台(例如P_L1，P_L2，P_L3，用来着陆后续制得的接地选择线接触导体)是位于阶梯着陆区域A_S和叠层结构之间。

请参照图10A和图10B。图10A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示串行选择线接触导体、接地选择线接触导体和阶梯接触导体的相关位置。图10B为依照图10A的剖面线Lc-Lc所绘制三维半导体元件(于一XZ-平面)的剖面示意图。根据实施例的设计，可以形成接地选择线区段的着陆平台(例如P_L1，P_L2，P_L3，图8A)于接地选择线接触区域A_GC中，使得与串行选择线接触导体和阶梯接触导体一起形成的接地选择线接触导体得以相应地着陆于其上。如图10A所示，一绝缘体29(insulation，亦可称内层介电层，ILD)沉积于阶梯着陆区域A_S中，并覆盖于这些串行选择线上方的刻蚀停止层28和这些接地选择线区段的着陆平台(例如P_L1，P_L2，P_L3，图8A)，其中绝缘体29的上表面290是高于这些串行选择线(例如SSL 24.2)上方的刻蚀停止层28。绝缘体29的材料可以是二氧化硅、或其他与叠层结构的绝缘层232相同的绝缘材料、或其他适合于一应用例的绝缘材料。于一实施例中，为达成选择性刻蚀的目的，绝缘体29的材料是不同于刻蚀停止层28的材料。再者，串行选择线接触导体31、接地选择线接触导体32和阶梯接触导体33是沿一第三方向(例如Z-direction)延伸且穿过至少绝缘体29和刻蚀停止层28以分别完成其电性连接的目的(导体接触)。举例来说，串行选择线接触导体31(如图10A的31.1-31.7)是分别电性连接至相应的串行选择线。接地选择线接触导体32(如图10A的32.1-32.7)是分别在接地选择线接触区域A_GC内电性连接至相应的接地选择线区段的着陆平台。换句话说，接地选择线接触导体的着陆平台为该接地选择线区段突出于该叠层结构和该串行选择线以外的部分，如图10B所示。再者，阶梯接触导体33(如图10A的33.1-33.7)形成于阶梯着陆区域A_S中，且这些阶梯接触导体33是与相应的存储器层的半导体层电性连接。再者，图10B绘示阶梯接触导体33.2电性连接至第二存储器层相关的第二半导体层230.2’。根据实施例，接地选择线接触导体32是位于串行选择线接触导体31和阶梯接触导体33之间。

<第二实施例>

图11A-图20B绘示本发明第二实施例的一种三维半导体元件的制造方法。第二实施例中，是以一全包覆式栅极垂直通道(gate-all-around vertical channel，GAAVC)三维半导体元件为例做说明。第二实施例与第一实施例的制作流程相似，除了栅极形态和接地选择线区段在第二方向上(i.e.Y-方向)的横向长度(i.e Y_GSL)不同。而于第二实施例中，与第一实施例相同或类似的元件是以相同或类似的标号标示，以助于了解。

图11A和图11B所示的步骤是与图2A和图2B所示的步骤相同。如图11B所示，是提供具一绝缘表面(可以是在基板20上形成一绝缘膜层201例如一氧化层)的一基板20，以及沉积一第一半导体层(例如一多晶硅层)21于基板20的绝缘表面上。

图12A和图12B所示的步骤是与图3A和图3B所示的步骤相同。如图12A、图12B所示，图案化第一半导体层21(例如透过光学光刻和刻蚀)以形成多条接地选择线区段(GSL sections)(例如区段21.1 and 21.2)分隔开地位于基板20上方(即彼此电性绝缘)，且有空间21v于相邻的接地选择线区段之间。再者，各接地选择线区段的沿第二方向(Y-方向)的第一横向长度Y_GSL是被定义出来。第二实施例的接地选择线区段沿Y-方向上的横向长度(Y_GSL，图12A)是大于第一实施例中接地选择线区段沿Y-方向上的横向长度(图3A)。

在形成分隔开的接地选择线区段后，一绝缘层22是沉积于接地选择线区段(例如21.1/21.2)上以填满相邻接地选择线区段之间的空间21v，并进行平坦化步骤(例如CMP)，如图13A、图13B所示(同图4A和图4B的步骤)。

图14A、图14B所示的步骤，包括形成交替叠层的第二半导体层230(包括230.1到230.10)、240和多个绝缘层232(包括232.0到232.10)、242，是与图5A和图5B所示的步骤相同。

请参照图15A和图15B。图15A为本发明第一实施例的一种三维半导体元件(于一XY-平面)的上视图，其绘示多个叠层层于阵列区域的图形。图15B为依照图15A的剖面线15B-15B所绘制三维半导体元件(于一ZY-平面)的剖面示意图。如图15A、图15B所示，是形成数个垂直通道柱体(vertical channel columns)例如Vcc1-Vcc4(例如利用光学光刻和刻蚀)并暴露出基板20。

图16A和图16B所示的步骤是与图7A和图7B所示的步骤相似。如图16A、图16B所示，ONO层(做为电荷捕捉层)25是形成于垂直通道柱体(例如Vcc1-Vcc4)中，而通道导体26(例如多晶硅)是形成于ONO层25的侧壁处，且形成一介电层27(例如氧化层)以填满垂直通道柱体内剩余的空间并覆盖ONO层25、通道导体26和串行选择线，之后进行平坦化步骤(例如CMP)。接着，通过如光学光刻和刻蚀等工艺以形成多个狭缝(slits)例如SL1-SL3，以定义出存储器页的尺寸，如图17A、图17B所示。

图18A和图18B是绘示在串行选择线图案化步骤之后，串行选择线和接地选择线区段的相关位置。在串行选择线图案化步骤(例如光学光刻和刻蚀)之后，是决定了串行选择线(24.1/24.2)和接地选择线区段(21.1/21.2)的横向长度(transverse lengths)与纵向长度(longitudinal lengths)。如图18A、图18B所示，接地选择线区段之一(例如21.2)，其对应一个存储器页，是具有沿第一方向(X-方向)的第一纵向长度(first longitudinal length)X_GSL和具有沿第二方向(Y-方向)的第一横向长度(first transverse length)Y_GSL；而对应的一串行选择线(例如24.2)具有沿第一方向(X-方向)的第二纵向长度(second longitudinal length)X_SSL和具有沿第二方向(Y-方向)的第二横向长度(second transverse length)Y_SSL。其中X_GSL＞X_SSL，以在一接地选择线接触区域(GSL contact region)A_GC中形成一着陆平台。

图19A和图19B所示的步骤是与图9A和图9B所示的步骤相似。是于阶梯着陆区域A_S中制作所需的一阶梯配置结构，之后沉积一刻蚀停止层(etch stop layer)28。刻蚀停止层28亦形成于接地选择线接触区域A_GC中接地选择线区段的着陆平台(例如P_L1，P_L2)。如图19A所示，在接地选择线接触区域A_GC中的着陆平台(例如P_L1，P_L2，用来着陆后续制得的接地选择线接触导体)是位于阶梯着陆区域A_S和垂直通道柱体(例如Vcc1-Vcc4)之间。

图20A和图20B所示的步骤是与图10A和图10B所示的步骤相似。如图20A所示，一绝缘体29(insulation，亦可称内层介电层ILD)沉积于阶梯着陆区域A_S中，并覆盖于这些串行选择线上方的刻蚀停止层28和这些接地选择线区段的着陆平台(例如P_L1，P_L2)，其中绝缘体29的上表面290是高于这些串行选择线(例如SSL 24.1)上方的刻蚀停止层28。再者，串行选择线接触导体31(如31.1和31.2)是分别电性连接至相应的串行选择线。接地选择线接触导体32(如32.1和32.2)是分别在接地选择线接触区域A_GC内电性连接至相应的接地选择线区段的着陆平台。阶梯接触导体(如33.1-33.9)形成于阶梯着陆区域A_S中并与相应的存储器层的半导体层电性连接。图20B绘示阶梯接触导体33.3电性连接至第三存储器层相关的半导体层230.3’。

于第一实施例中，一存储器页中的串行选择线接触导体31和接地选择线接触导体32是沿着第一方向(X-方向)的一直线上做配置。于第二实施例中，一存储器页中的串行选择线接触导体(例如31.1)和接地选择线接触导体(例如32.1)和阶梯接触导体(例如33.3)亦沿着第一方向(X-方向)的一直线上做配置。然而本发明并不以此配置方式为限制。这些接触导体(31-33)的位置可以适当变化，只要可以达到导体接触着陆的目的；例如，只要接地选择线接触导体可以到达接地选择线区段的着陆平台即属本发明的保护范围。

根据上述实施例，在形成叠层结构前，先形成彼此分隔开的接地选择线区段(GSL sections)于基板上，且这些接地选择线区段是彼此电性绝缘。因此，进行元件操作时，可以独立控制这些接地选择线区段，例如根据实际应用条件所需而个别地施加不同偏压至这些接地选择线区段，使操作时存储器页之间的读取干扰可以被有效抑制，进而显着地增进三维半导体元件的特性表现。

根据上述实施例所揭露的内容，其所绘示的细部结构和说明为叙述之用，而本发明并不仅限制在上述结构。因此，相关领域的技艺者可知，上述实施例所提出的构造和设计皆可根据应用的实际需求而做适当修饰和调整。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。