半导体器件的制作方法

技术领域

本公开涉及一种半导体器件。

背景技术：

为了增加半导体器件的密度，已建议使用多栅极晶体管，其中，在基底上形成鳍状或纳米线状的硅体，然后在硅体的表面上形成栅极。

因为多栅极晶体管使用三维沟道，所以其易于小型化。此外，能够在不需要增加多栅极晶体管的栅极长度的情况下增强电流控制能力。此外，采用多栅极晶体管能够有效抑制沟道区的电位被漏极电压影响的现象的短沟道效应(SCE)。

技术实现要素：

示例性实施方式的一个目的是提供一种半导体器件，其中，鳍型图案的位置可以利用表现出应力特征或特性的绝缘膜来调整。

目的并不限于上述的一个目的，本领域技术人员基于以下提供的公开的主题的示例性实施方式的详细描述将清楚地理解其它目的。

根据公开的主题的一个示例性实施方式，提供了一种半导体器件，所述半导体器件包括：深沟槽，限定有源区；鳍型图案，在有源区内突出，并且包括下部、比下部宽度窄的上部及形成在上部和下部之间的边界处的第一台阶部；第一场绝缘膜，围绕下部；以及第二场绝缘膜，形成在第一场绝缘膜上且部分地围绕上部。

根据公开的主题的另一示例性实施方式，提供了一种半导体器件，所述半导体器件包括：深沟槽，限定有源区；第一鳍型图案和第二鳍型图案，在有源区上突出；第一沟槽，形成在第一鳍型图案和第二鳍型图案之间并且包括下部和上部以及在上部和下部之间的边界处的台阶部；第一场绝缘膜，填充下部；以及第二场绝缘膜，在第一场绝缘膜上并且部分填充上部。

根据公开的主题的又一示例性实施方式，提供了一种半导体器件，所述半导体器件包括：基底；第一鳍型图案，形成在基底上；第二鳍型图案，与第一鳍型图案分隔开且比第一鳍型图案倾斜更多；以及场绝缘膜，围绕第一鳍型图案和第二鳍型图案并且暴露第一鳍型图案和第二鳍型图案，其中，场绝缘膜包括第一场绝缘膜和形成在第一场绝缘膜上的第二场绝缘膜。

根据公开的主题的又一示例性实施方式，提供了一种半导体器件，所述半导体器件包括：基底；第一鳍型图案至第三鳍型图案，在基底上突出；第一沟槽，形成在第一鳍型图案和第二鳍型图案之间及第二鳍型图案和第三鳍型图案之间，并且将基底的上表面作为底表面；第一场绝缘膜，填充第一沟槽；第二沟槽，形成在第一鳍型图案和第二鳍型图案之间及第二鳍型图案和第三鳍型图案之间，并且将第一场绝缘膜的上表面作为底表面；以及第二场绝缘膜，部分地填充第二沟槽，其中，第二沟槽的底表面的宽度大于第一沟槽的最上部的宽度。

根据公开的主题的又一示例性实施方式，提供了一种半导体器件，所述半导体器件包括：第一鳍型图案至第三鳍型图案，均包括下部、比下部宽度窄的上部及形成在上部和下部之间边界处的台阶部；第一场绝缘膜，围绕第一鳍型图案至第三鳍型图案的下部；以及第二场绝缘膜，围绕第一鳍型图案至第三鳍型图案的上部，其中，第一鳍型图案的下部和第二鳍型图案的下部之间的距离等于第二鳍型图案的下部和第三鳍型图案的下部之间的距离，第一鳍型图案的上部和第二鳍型图案的上部之间的距离不同于第二鳍型图案的上部和第三鳍型图案的上部之间的距离。

附图说明

通过参照附图详细描述本公开的示例性实施方式，本公开的以上和其它目的、特征及优点对本领域普通技术人员而言将变得更加清楚，在附图中：

图1是用于解释根据示例性实施方式的半导体器件而提供的布局图；

图2是沿着图1的线A-A'截取的剖视图；

图3是沿着图1的线B-B'截取的剖视图；

图4是沿着图1的线C-C'截取的剖视图；

图5是沿着图1的线D-D'截取的剖视图；

图6是用于解释根据另一示例性实施方式的半导体器件而提供的剖视图；

图7是用于解释根据又一示例性实施方式的半导体器件而提供的布局图；

图8是沿着图7的线E-E'截取的剖视图；

图9是用于解释根据又一示例性实施方式的半导体器件而提供的布局图；

图10是沿着图9的线F-F'截取的剖视图；

图11是沿着图9的线G-G'截取的剖视图；

图12是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图；

图13是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图；

图14是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图；

图15是用于解释根据又一示例性实施方式的半导体器件而提供的布局图；

图16是沿着图15的线H-H'截取的剖视图；

图17是沿着图15的线Ι-Ι'截取的剖视图；

图18是包括根据一些示例性实施方式的半导体器件的电子系统的框图；以及

图19至图21示出可以采用根据一些示例性实施方式的半导体器件的示例性半导体系统。

具体实施方式

现在将在下文中参照附图更充分地描述公开主题的示例性实施方式。然而，公开主题的示例性实施方式可以以不同方式实施，并不应被解释为局限于在此阐述的形式。相反地，提供这些公开主题的示例性实施方式使得本公开将是彻底的且完整的，并将把公开主题的示例性实施方式的范围充分地传达给本领域技术人员。在整个说明书中，相同的参考标记表示相同的组件。在附图中，为了清晰起见，夸大了层和区域的厚度。

将理解的是，当元件或层被称作“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接连接到”或“直接结合到”另一元件或另一层时，不存在中间元件或中间层。同样的标号始终表示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。

还将理解的是，当层被称作“在”另一层或基底“上”时，该层可以直接在所述另一层或基底上，或者还可存在中间层。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。

将理解的是，虽然在这里可使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。因此，例如，在不脱离本发明构思的教导的情况下，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。

在描述公开主题的示例性实施方式的上下文中使用的术语“一个(种/者)”、“该/所述”和类似指称(尤其是权利要求的上下文中)将被理解为包含单数和复数两者，除非这里另有说明或明显与上下文相矛盾。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被理解为开放式术语(即，意思是“包括，但不限于”)。

除非另有定义，否则这里使用的全部技术术语和科学术语具有与相关技术领域的普通技术人员所通常理解的含义相同的含义。注意的是，除非另有说明，否则这里提供的任一和全部示例或示例性术语的使用仅意图更好地阐明公开主题的示例性实施方式，并非对此的限制。此外，除非另有定义，否则在通用词典中定义的所有术语不可以被过度地解释。

在下文中，将参照图1至图5解释根据示例性实施方式的半导体器件。

图1是用于解释根据示例性实施方式的半导体器件而提供的布局图。图2是沿着图1的线A-A'截取的剖视图。图3是沿着图1的线B-B'截取的剖视图。图4是沿着图1的线C-C'截取的剖视图。图5是沿着图1的线D-D'截取的剖视图。为了便于解释，图4跳过了栅极绝缘膜(130、140)和栅电极200的示意图。

参照图1至图5，根据示例性实施方式的半导体器件可包括基底100、第一鳍型图案F1至第三鳍型图案F3、第一浅沟槽ST1至第四浅沟槽ST4、第一场绝缘膜110、第二场绝缘膜120、栅电极200、栅极绝缘膜(130，140)、栅极分隔件160和源极/漏极115等。

例如，基底100可以是体硅(bulk silicon)或绝缘体上硅(SOI)。可选地，基底100可以是硅基底或者可包括其它物质(诸如，硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓)。可选地，基底100可以是其上形成有外延层的基础基底。

图1示出了第一鳍型图案F1至第三鳍型图案F3可以沿第一方向X1纵向延伸。虽然示例性实施方式不限于此，但是图1还示出了第一鳍型图案F1至第三鳍型图案F3可以具有矩形形状。如果第一鳍型图案F1至第三鳍型图案F3为矩形形状，那么第一鳍型图案F1至第三鳍型图案F3可以包括沿第一方向X1延伸的长边和沿第二方向Y1延伸的短边。第二方向Y1可以是不与第一方向X1平行而是与第一方向X1相交的方向。

第一鳍型图案F1至第三鳍型图案F3可以沿第二方向Y1彼此分隔开。在这种情况下，第一鳍型图案F1至第三鳍型图案F3可以沿第二方向Y1以均匀间距来设置。

第一鳍型图案F1至第三鳍型图案F3可以由第一浅沟槽ST1至第四浅沟槽ST4来限定。具体地讲，第一鳍型图案F1和第二鳍型图案F2可以由第二浅沟槽ST2彼此分隔开。第二鳍型图案F2和第三鳍型图案F3可以由第三浅沟槽ST3彼此分隔开。第二浅沟槽ST2可以形成在第一鳍型图案F1的与第二鳍型图案F2相对的侧表面上。第一浅沟槽ST1可以形成在参照第一鳍型图案F1的不与第二浅沟槽ST2相对的侧表面上。第三浅沟槽ST3可以形成在第三鳍型图案F3的与第二鳍型图案F2相对的侧表面上。第四浅沟槽ST4可以形成在参照第三鳍型图案F3的不与第三浅沟槽ST3相对的侧表面上。

例如，如图3所示，第一浅沟槽ST1可以与深沟槽DT连接。深沟槽DT可以是限定第一有源区ACT1的沟槽。即，第一有源区ACT1的边界可以由深沟槽DT限定。第一有源区ACT1可以是包括第一鳍型图案F1至第三鳍型图案F3以及第一浅沟槽ST1至第四浅沟槽ST4的区域。

第一鳍型图案F1至第三鳍型图案F3可以是由部分蚀刻基底100来形成的鳍型图案并且可以包括从基底100生长的外延层。例如，第一鳍型图案F1至第三鳍型图案F3可以包括诸如硅或锗的元素半导体材料。此外，第一鳍型图案F1至第三鳍型图案F3可以包括例如化合物半导体，诸如，第IV-IV族化合物半导体或者第III-V族化合物半导体。

在第IV-IV族化合物半导体中，例如，第一鳍型图案F1至第三鳍型图案F3可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元化合物或三元化合物，或者掺杂有IV族元素的这些化合物。

在第III-V族化合物半导体中，例如，第一鳍型图案F1至第三鳍型图案F3可以是通过将铝(Al)、镓(Ga)和铟(In)中的至少一种的第III族元素与磷(P)、砷(As)和锑(Sb)中的一种的第V族元素结合而形成的二元化合物、三元化合物或四元化合物。

在根据示例性实施方式的半导体器件中，假设第一鳍型图案F1至第三鳍型图案F3包括硅。

栅电极200可以沿第二方向延伸。栅电极200可以分别与第一鳍型图案F1至第三鳍型图案F3相交。即，栅电极200可以包括与彼此分隔开的第一鳍型图案F1至第三鳍型图案F3分别叠置的部分。第一鳍型图案F1至第三鳍型图案F3分别可以包括与栅电极200叠置的部分和不与栅电极200叠置的部分。

具体地讲，第一鳍型图案F1可以包括与栅电极200叠置的第一部分F1-1和不与栅电极200叠置的第二部分F1-2。第一鳍型图案F1的第二部分F1-2可以设置在参照第一鳍型图案F1的第一部分F1-1的中心沿第一方向X1的相对侧。

如图2至图5所示，栅电极200可以包括第一金属层210和第二金属层220。可选地，栅电极200可以由彼此堆叠的两个或更多个金属层形成。第一金属层210起到调整逸出功的作用，第二金属层220起到填充由第一金属层210形成的空间的作用。例如，第一金属层210可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN及其组合中的至少一种，但不限于此。此外，第二金属层220可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种，但不限于此。

例如，如上所述的栅电极200可以通过置换工艺(或后栅极工艺)来形成，但不限于此。

栅极绝缘膜(未示出)可以形成在第一鳍型图案F1至第三鳍型图案F3与栅电极200之间以及第二场绝缘膜120和栅电极200之间。栅极绝缘膜可以包括界面膜130和高k介电膜140。

界面膜130可以通过使第一鳍型图案F1至第三鳍型图案F3部分氧化来形成。界面膜130可以沿着比第二场绝缘膜120的上表面进一步向上突出的第一鳍型图案F1至第三鳍型图案F3的轮廓来形成。当第一鳍型图案F1至第三鳍型图案F3是包括硅的硅鳍型图案时，界面膜130可以包括氧化硅膜。

如图3所示，界面膜130可以不沿第二场绝缘膜120的上表面形成，但是示例性实施方式不限于此。因此，界面膜130可以根据形成界面膜130的方法沿第二场绝缘膜120的上表面形成。

可选地，即使第二场绝缘膜120包括氧化硅，当包括在第二场绝缘膜120中的氧化硅具有与包括在界面膜130中的氧化硅膜不同的性质时，也可以沿第二场绝缘膜120的上表面形成界面膜130。

高k介电膜140可以在界面膜130和栅电极200之间形成。高k介电膜140可以沿着比第二场绝缘膜120的上表面进一步向上突出的第一鳍型图案F1至第三鳍型图案F3的轮廓来形成。此外，高k介电膜140可以在栅电极200和第二场绝缘膜120之间形成。

例如，高k介电膜140可以包含氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和锌铌酸铅中的一种或更多种，但不限于此。

栅极分隔件160可以设置在栅电极200的沿第二方向Y1延伸的侧壁上。栅极分隔件160可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。

源极/漏极115可以形成在栅电极200沿第一方向X1的相对侧上，并且形成在第一鳍型图案F1上。

例如，源极/漏极115可以形成在第一鳍型图案F1的第二部分F1-2上。

源极/漏极115可以包括通过外延形成的外延层。例如，源极/漏极115可以是抬升的源极/漏极。外延层可以填充在第一鳍型图案F1的第二部分F1-2中形成的凹槽F1r。

源极/漏极115的外周可以采用不同的形状。例如，源极/漏115的外周可以是菱形、圆形和矩形形状中的至少一种。图5示出了五角形形状，但是也可以使用其它形状，例如，菱形或六角形形状。

当根据示例性实施方式的半导体器件为PMOS晶体管时，源极/漏极115可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的诸如SiGe的材料。压应力材料的使用可以通过将压应力运用在第一鳍型图案F1上来增强在沟道区中的载流子的迁移率。

当根据示例性实施方式的半导体器件为NMOS晶体管时，源极/漏极115可以包括拉应力材料。例如，当第一鳍型图案F1为硅时，源极/漏极115可以是具有比硅的晶格常数小的诸如SiC的材料。拉应力材料的使用可以通过将拉应力运用在第一鳍型图案F1上来增强在沟道区中的载流子的迁移率。

层间绝缘膜190可以覆盖第一鳍型图案F1至第三鳍型图案F3、源极/漏极115和栅电极200等。层间绝缘膜190可以形成在第二场绝缘膜120上。

例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低k介电材料中的至少一种。例如，低k介电材料可以包括例如可流动氧化物(FOX)、Tonen硅氮烷(Tonen silazen，TOSZ)、未掺杂的硅玻璃(USG)、硼硅石玻璃(BSG)、磷硅石玻璃(PSG)、硼磷硅石玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

参照图3，第二浅沟槽ST2可以形成在第一鳍型图案F1和第二鳍型图案F2之间，第三浅沟槽ST3可以形成在第二鳍型图案F2和第三鳍型图案F3之间。第一鳍型图案F1可以形成在第一浅沟槽ST1和第二浅沟槽ST2之间，第二鳍型图案F2可以形成在第二浅沟槽ST2和第三浅沟槽ST3之间。第三鳍型图案F3可以形成在第三浅沟槽ST3和第四浅沟槽ST4之间。

第一浅沟槽ST1至第四浅沟槽ST4填充有第一场绝缘膜110和第二场绝缘膜120。具体地讲，第一场绝缘膜110可以形成在第一浅沟槽ST1至第四浅沟槽ST4的下部，第二场绝缘膜120可以形成在第一场绝缘膜110上。第二场绝缘膜120可以不完全地填充第一浅沟槽ST1至第四浅沟槽ST4，而是部分地暴露第一鳍型图案F1至第三鳍型图案F3的侧表面。

第一浅沟槽ST1至第四浅沟槽ST4的下部的宽度WT1可以小于第一浅沟槽ST1至第四浅沟槽ST4的上部的宽度WT2。第一台阶部S1可以形成在第一浅沟槽ST1至第四浅沟槽ST4的上部和下部之间的边界处。这将在下面描述。

第一场绝缘膜110在具有碗状形状的上表面的同时，可以填充第一浅沟槽ST1至第四浅沟槽ST4的下部。即，第一场绝缘膜110被成形为中心较低而周边较高。因此，第一场绝缘膜110的上表面的高度可以等于或低于与第一鳍型图案F1至第三鳍型图案F3的接触点的高度。

第一浅沟槽ST1可以接触第一鳍型图案F1，并且还可以接触深沟槽DT。第一浅沟槽ST1的底表面可以与深沟槽DT的底表面连接。深沟槽DT的底表面可以低于第一浅沟槽ST1至第四浅沟槽ST4的底表面。深沟槽DT在与第一浅沟槽ST1连接的同时，可以填充有第一场绝缘膜110和第二场绝缘膜120。

如图4所示，第一鳍型图案F1至第三鳍型图案F3可以包括下部F1L、上部F1U和第一台阶部S1。为了方便解释，将举例图4所示的第一鳍型图案F1。图3中的第二鳍型图案F2和第三鳍型图案F3与第一鳍型图案F1的形状完全相同。

具体地讲，第一鳍型图案F1可以被第一台阶部S1划分为下部F1L和上部F1U。即，第一鳍型图案F1的下部F1L可以限定为从基底100突出至第一鳍型图案F1的第一台阶部S1的部分。同样的，第一鳍型图案F1的上部F1U可以限定为从第一台阶部S1跨越到第一鳍型图案F1最上部的部分。第一鳍型图案F1的下部F1L的宽度W1可以大于第一鳍型图案F1的上部F1U的宽度W2、W3。

这里所使用的表述“台阶部”指表面的减小斜率变为增大斜率的点或区域，或者表面的增大斜率变为减小斜率的点或区域。即，这里所使用的“台阶部”可以指表面的轮廓的拐点。换言之，这里所使用的“台阶部”可以指表面的轮廓从向下凹的变为向上凹的，或者表面的轮廓从向上凹的变为向下凹的。即，“台阶部”指轮廓的斜率改变的点或区域。相对于水平方向(例如，图4中左到右或者右到左)查看轮廓的斜率的改变，可以通过轮廓的斜率的改变从正变为负或者从负变为正(这里指斜率的梯度的符号)的点来辨别表面的“台阶部”。

因此，第一台阶部S1可以在第一鳍型图案F1的侧表面轮廓的斜率的梯度的符号被改变的点或区域附近延伸。即，第一台阶部S1可以是第一鳍型图案F1的侧表面轮廓从向下凹变为向上凹，或者从向上凹变为向下凹所在的点或区域。

第一鳍型图案F1的下部F1L可以接触第一场绝缘膜110。第一场绝缘膜110可以在第一鳍型图案F1的相对侧上围绕第一鳍型图案F1的下部F1L。第一鳍型图案F1的上部F1U可以接触第二场绝缘膜120。第二场绝缘膜120可以在第一场绝缘膜110上在第一鳍型图案F1的相对侧上围绕第一鳍型图案F1的上部F1U。

具体地讲，第一鳍型图案F1的上部F1U的一部分可以接触第二场绝缘膜120。第一鳍型图案F1的上部F1U可以包括第一上部F1U1和第二上部F1U2。具体地讲，第一鳍型图案F1的上部F1U可以由第二台阶部S2划分为第一上部F1U1和第二上部F1U2。即，第一鳍型图案F1的第一上部F1U1可以限定为从第一台阶部S1跨越到第二台阶部S2的部分。同样的，第一鳍型图案F1的第二上部F1U2可以限定为从第二台阶部S2跨越到第一鳍型图案F1最上部的部分。第一鳍型图案F1的第一上部F1U1的宽度W2可以大于第一鳍型图案F1的第二上部F1U2的宽度W3。

第一鳍型图案F1的第一上部F1U1可以接触第二场绝缘膜120。第二场绝缘膜120可以在第一鳍型图案F1的相对侧上围绕第一鳍型图案F1的第一上部F1U1。第一鳍型图案F1的第二上部F1U2可以不与第二场绝缘膜120接触。即，第二场绝缘膜120可以暴露第一鳍型图案F1的第二上部F1U2。

例如，第一场绝缘膜110和第二场绝缘膜120可以是氧化物膜、氮化物膜、氮氧化物膜或将这些组合的膜。可选地，例如，第一场绝缘膜110和第二场绝缘膜120可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅小的介电常数的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen硅氮烷(Tonen silazen，TOSZ)、未掺杂的硅玻璃(USG)、硼硅石玻璃(BSG)、磷硅石玻璃(PSG)、硼磷硅石玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

第一场绝缘膜110的材料可以与第二场绝缘膜120的材料相同。例如，第一场绝缘膜110和第二场绝缘膜120可以包括SiO₂。然而，示例性实施方式不限于上面提供的具体示例。因此，第一场绝缘膜110的材料和第二场绝缘膜120的材料可以彼此不同。

第一场绝缘膜110和第二场绝缘膜120可以具有不同的应力特性。即，第一场绝缘膜110可以具有拉应力特性，而第二场绝缘膜120可以具有压应力特性。相反，第一场绝缘膜110可以具有压应力特性，而第二场绝缘膜120可以具有拉应力特性。

第一场绝缘膜110和第二场绝缘膜120的应力特性可以根据第一场绝缘膜110和第二场绝缘膜120的材料的结合能(或束缚能，binding energy)来确定。即，处于低结合能状态的材料的尺寸可以经热处理随着结合能增加而极大地收缩，即，其可以具有相对高的收缩率。相反，处于高结合能状态的材料即使在经历热处理工艺时也可以具有相对低的收缩率。因此，具有相对高的收缩率的材料可以具有拉应力特性，而具有相对低的收缩率的材料可以具有压应力特性。

具有不同应力特性的材料可以具有彼此不同的蚀刻率。因此，材料可以在蚀刻工艺期间具有不同的蚀刻特性。这里使用的表述“相同的材料”指相同成分的材料。然而，即使“相同材料”也可以根据如上所述的结合能或收缩率而具有不同的应力特性。

根据一些示例性实施方式的第一场绝缘膜110和第二场绝缘膜120可以包括具有相同成分的“相同材料”，但可具有不同的应力特性。可选地，第一场绝缘膜110和第二场绝缘膜120可以具有不同的蚀刻特性，即，彼此不同的蚀刻率。

在沉积第一场绝缘膜110以覆盖第一鳍型图案F1的侧表面和上表面两者之后，可以通过凹陷工艺部分地去除第一场绝缘膜110。在这时，随着第一场绝缘膜110被部分地去除，第一鳍型图案F1的表面可以被部分地去除。结果，可以形成第一鳍型图案F1的第一台阶部S1。在部分地去除第一场绝缘膜110之后，可以在第一场绝缘膜110上形成第二场绝缘膜120。因此，可以在第一场绝缘膜110和第二场绝缘膜120之间的边界与第一鳍型图案F1交会的点处形成第一台阶部S1。然后，第一鳍型图案F1的下部F1L和上部F1U可以通过第一台阶部S1彼此区分。

在第一场绝缘膜110上沉积第二场绝缘膜120以覆盖第一鳍型图案F1的侧表面和上表面两者之后，可以通过暴露第一鳍型图案F1的工艺部分地去除第二场绝缘膜120。在这时，随着第二场绝缘膜120被部分地去除，第一鳍型图案F1的表面可以被部分地去除。结果，可以形成第一鳍型图案F1的第二台阶部S2。此外，在暴露第一鳍型图案F1的工艺之后，第一鳍型图案F1的暴露的部分的宽度可以通过使第一鳍型图案F1的暴露的部分的形状平滑的工艺而进一步减小。因此，暴露的部分(即，第二上部F1U2)和被第二场绝缘膜120围绕的部分(即，第一上部F1U1)可以通过第二台阶部S2彼此区分。

第一鳍型图案F1可以形成在第一有源区ACT1上，第一有源区ACT1可以由深沟槽DT限定。在这时，深沟槽DT可以与位于第一鳍型图案F1的一个侧表面上的第一浅沟槽ST1连接。第三台阶部S3可以形成在深沟槽DT和第一浅沟槽ST1之间。

在根据一些示例性实施方式的半导体器件中，第一场绝缘膜110和第二场绝缘膜120可以具有如上所述的不同的应力特性。因此，可以调整与第一场绝缘膜110和第二场绝缘膜120连接的第一鳍型图案F1至第三鳍型图案F3的位置。

具体地讲，当使用仅一种应力特征形成的场绝缘膜时，附近的鳍型图案会根据场绝缘膜的体积而弯曲。因此，鳍型图案中发生非有意的弯曲会导致鳍型图案之间的余量减小，此后在诸如当接触点也增加时，会增加电布线结构中未对准的可能性。因此，为防止上述情况，场绝缘膜可以构造为包括具有彼此不同的应力特性的第一场绝缘膜110和第二场绝缘膜120。

在下文中，将参照图6描述半导体器件，其中，图6是用于解释根据另一示例性实施方式的半导体器件而提供的剖视图。同时，为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图5所述重复的元件或操作。

与参照图1至图5描述的示例性实施方式不同的是，图6所示的示例性实施方式可以具有在深沟槽DT中形成的第三场绝缘膜150。即，虽然参照图1至图5所述的示例性实施方式举例说明了第一场绝缘膜110和第二场绝缘膜120连续地在深沟槽DT至第一浅沟槽ST1中形成，但是图6的半导体器件在深沟槽DT中可以具有第三场绝缘膜150。

深沟槽DT可以在形成了第一场绝缘膜110和第二场绝缘膜120之后形成。因此，可以通过部分地去除第一场绝缘膜110、第二场绝缘膜120和基底100来形成深沟槽DT。在这种情况下，深沟槽DT的侧壁可以是基底100、第一场绝缘膜110和第二场绝缘膜120。

第三场绝缘膜150可以填充深沟槽DT。第三场绝缘膜150可以包括与第一场绝缘膜110或第二场绝缘膜120相同的材料。例如，第三场绝缘膜150可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅小的介电常数的低k介电材料中的至少一种。

在下文中，将参照图7和图8描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图6所述重复的元件或操作。

图7是用于解释根据又一示例性实施方式的半导体器件而提供的布局图，图8是沿着图7的线E-E'截取的剖视图。

与参照图1至图5描述的示例性实施方式不同的是，图7和图8所示的示例性实施方式可以不具有与第一浅沟槽ST1接触的深沟槽DT。即，第一鳍型图案F1可以包括第一台阶部S1和第二台阶部S2，但是可以不包括图4的第三台阶部S3。

如图7和图8所示，第一鳍型图案F1至第三鳍型图案F3全部可以是相同的形状。图1至图3的第一鳍型图案F1至第三鳍型图案F3全部可以包括第一台阶部S1和第二台阶部S2。

第一浅沟槽ST1至第四浅沟槽ST4可以形成在第一鳍型图案F1至第三鳍型图案F3的相对侧表面上。第一浅沟槽ST1至第四浅沟槽ST4可以包括上部和下部。第一浅沟槽ST1至第四浅沟槽ST4的下部的宽度WT1可以小于第一浅沟槽ST1至第四浅沟槽ST4的上部的宽度WT2。第一台阶部S1可以形成在第一浅沟槽ST1至第四浅沟槽ST4的上部和下部之间的边界处。

第一浅沟槽ST1至第四浅沟槽ST4的底表面可以具有彼此相同的高度。这里所使用的表述“相同的”传递由同一工艺形成的意思，并且还指包括存在微小的台阶部的概念。

在下文中，将参照图9至图11描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图8所述重复的元件或操作。

图9是用于解释根据又一示例性实施方式的半导体器件而提供的布局图，图10是沿着图9的线F-F'截取的剖视图。图11是沿着图9的线G-G'截取的剖视图。

与参照图1至图5描述的示例性实施方式不同，第一鳍型图案F1和第二鳍型图案F2之间的第一节距P1与第二鳍型图案F2和第三鳍型图案F3之间的第二节距P2可以彼此不同。因此，第二浅沟槽ST2的沿第二方向Y1的宽度与第三浅沟槽ST3的沿第二方向Y1的宽度可以彼此不同。

如图10和图11所示，第一鳍型图案F1和第二鳍型图案F2的第一台阶部和第二台阶部的位置可以在相对的侧表面上彼此不同。为了方便解释，将参照图11描述第一鳍型图案F1。

第一鳍型图案F1可以包括第一侧表面和第二侧表面。第一侧表面可以是接触第一浅沟槽ST1的侧表面，第二侧表面可以是接触第二浅沟槽ST2的侧表面。在第二侧表面处的第二浅沟槽ST2的宽度可以小于其它浅沟槽的宽度。

在第一鳍型图案F1的第二侧表面处的第一台阶部S1-2可以定位高于第一侧表面处的第一台阶部S1-1。在部分去除第一场绝缘膜110的期间，由于第一鳍型图案F1和第二鳍型图案F2之间的节距窄，所以第二浅沟槽ST2中的第一场绝缘膜110相比其它区域可以被去除得相对少。这样，在第二浅沟槽ST2内的于第二侧表面处的第一台阶部S1-2可以定位高于第一浅沟槽ST1内的于第一侧表面处的第一台阶部S1-1。因此，在第二浅沟槽ST2中的第一场绝缘膜110的上表面可以形成为高于在第一浅沟槽ST1中的第一场绝缘膜110的上表面。

在第一鳍型图案F1的第二侧表面处的第二台阶部S2-2可以定位高于第一侧表面处的第二台阶部S2-1。在部分去除第二场绝缘膜120的期间，由于第一鳍型图案F1和第二鳍型图案F2之间的节距窄，所以第二浅沟槽ST2中的第二场绝缘膜120相比其它区域可以被去除得相对少。这样，在第二浅沟槽ST2内的于第二侧表面处的第二台阶部S2-2可以定位高于第一浅沟槽ST1内的于第一侧表面处的第二台阶部S2-1。因此，在第二浅沟槽ST2中的第二场绝缘膜120的上表面可以形成为高于在第一浅沟槽ST1中的第二场绝缘膜120的上表面。

如图10所示，同样地，第二鳍型图案F2可以在相对的侧表面的不同高度处具有第一台阶部和第二台阶部。在这种情况下，如图10所示，在第二鳍型图案F2的与第二浅沟槽ST2接触的第一侧表面处的第一台阶部和第二台阶部可以定位高于在第二鳍型图案F2的与第三浅沟槽ST3接触的第二侧表面处的第一台阶部和第二台阶部。

在下文中，将参照图12描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图11所述重复的元件或操作。

图12是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图。

如图12所示，第一鳍型图案F1可以向第二鳍型图案F2倾斜。可以形成第一鳍型图案F1使得从第一鳍型图案F1的中心线到靠近第一浅沟槽ST1的第一侧表面的宽度a1小于从中心线到靠近第二浅沟槽ST2的第二侧表面的宽度a2。所述中心线可以是在第一鳍型图案F1和基底100之间的接触面上的第一鳍型图案F1的宽度的中心线。即，随着第一场绝缘膜110和第二场绝缘膜120的体积分别在第一浅沟槽ST1至第四浅沟槽ST4中变化，会使第一鳍型图案F1至第三鳍型图案F3倾斜。

例如，当第一场绝缘膜110具有拉应力特性，第二场绝缘膜120具有压应力特性时，根据第一台阶部和第二台阶部的位置，第一浅沟槽ST1至第四浅沟槽ST4的第一场绝缘膜110和第二场绝缘膜120具有不同的体积。通过第一台阶部和第二台阶部，如果第一浅沟槽ST1的第二场绝缘膜120的压应力和第二浅沟槽ST2的第二场绝缘膜120的压应力之间的差大于第一浅沟槽ST1的第一场绝缘膜110的拉应力和第二浅沟槽ST2的第一场绝缘膜110的拉应力之间的差，那么如所示，第一鳍型图案F1可以向第二鳍型图案F2倾斜。

如上所述，可以通过调整分别在第一浅沟槽ST1至第四浅沟槽ST4内的第一场绝缘膜110和第二场绝缘膜120的体积比来调整第一鳍型图案F1倾斜的方向和这种倾斜的程度。

在下文中，将参照图1和图13描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图12所述重复的元件或操作。

图13是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图。

如图1和图13所示，对于第一鳍型图案F1，第一场绝缘膜110和第二场绝缘膜120两者可以填充第一浅沟槽ST1，但是第二场绝缘膜120可以不形成在第二浅沟槽ST2中且仅第一场绝缘膜110可以填充第二浅沟槽ST2。

在这种情况下，在第二浅沟槽ST2处的第一台阶部可以与第二台阶部S2叠置。即，在第一鳍型图案F1的靠近第二浅沟槽ST2的第二侧表面处可以仅形成一个台阶部，而在第一鳍型图案F1的靠近第一浅沟槽ST1的第一侧表面处可以形成有两个台阶部。

在这时，可以根据第一场绝缘膜110和第二场绝缘膜120的应力特征来调整第一鳍型图案F1是否倾斜以及这种倾斜的方向和程度。

在下文中，将参照图1和图14描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图13所述重复的元件或操作。

图14是用于解释根据又一示例性实施方式的半导体器件而提供的剖视图。

如图1和图14所示，根据又一示例性实施方式的半导体器件包括衬层L1。

衬层L1可以形成在第一鳍型图案F1的侧表面上。衬层L1可以沿第一鳍型图案F1的侧表面的表面的轮廓形成。衬层L1可以形成在第一鳍型图案F1和第一场绝缘膜110之间，以及第一鳍型图案F1和第二场绝缘膜120之间。即，衬层L1可以形成在第一鳍型图案F1的下部F1L和第一上部F1U1的表面上，并且可以不形成在第二上部F1U2的表面上。然而，示例性实施方式不仅限于任何具体示例。因此，衬层L1也可以根据制造工艺形成在第二上部F1U2上。同样地，根据材料和制造工艺，衬层L1可以不仅形成在第一鳍型图案F1的表面上，而且形成在基底100的上表面上。

例如，衬层L1可以是诸如多晶硅的导电膜或诸如氧化硅的绝缘膜。换言之，衬层L1的材料可以根据工艺和用途从几种材料中选择。

在下文中，将参照图15和图16描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图14所述重复的元件或操作。

图15是用于解释根据又一示例性实施方式的半导体器件而提供的布局图，图16是沿着图15的线H-H'截取的剖视图。

如图15和图16所示，根据一些示例性实施方式的半导体器件包括第三场绝缘膜150、第一栅电极201、第一栅极绝缘膜(130、141)、第二栅电极202和第二栅极绝缘膜(130、142)。在图15和图16的示例性实施方式中，深沟槽DT可以形成在第三浅沟槽(ST3-1、ST3-2)的中心。

第三场绝缘膜150可以填充深沟槽DT。第三场绝缘膜150可以接触第一场绝缘膜110和第二场绝缘膜120。第三场绝缘膜150可以包括与第一场绝缘膜110或第二场绝缘膜120相同的材料。例如，第三场绝缘膜150可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅小的介电常数的低k介电材料中的至少一种。

第三场绝缘膜150的上表面可以高于第二场绝缘膜120的上表面。然而，示例性实施方式不限于上面提供的具体示例。因此，第三场绝缘膜150的上表面可以低于或等于第二场绝缘膜120的上表面。

虽然图16示出了第三场绝缘膜150，但是在根据一些示例实施方式的半导体器件中，可以不使用第三场绝缘膜150，并且第一场绝缘膜110和第二场绝缘膜120可以填充深沟槽DT。

第一栅电极201可以包括第一金属层211和第二金属层221。可选地，第一栅电极201可以由彼此堆叠的两个或更多个金属层形成。第一金属层211起到调整逸出功的作用，第二金属层221起到填充由第一金属层211形成的空间的作用。例如，第一金属层211可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN及其组合中的至少一种，但不限于此。此外，第二金属层221可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种，但不限于此。

第二栅电极202可以包括第一金属层212和第二金属层222。可选地，第二栅电极202可以由彼此堆叠的两个或更多个金属层形成。第一金属层212起到调整逸出功的作用，第二金属层222起到填充由第一金属层212形成的空间的作用。例如，第一金属层212可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN及其组合中的至少一种，但不限于此。此外，第二金属层222可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种，但不限于此。

例如，第一栅电极201和第二栅电极202可以通过置换工艺(或后栅极工艺)来形成，但不限于此。

第一栅极绝缘膜(130、141)可以形成在第一鳍型图案F1和第二鳍型图案F2与第一栅电极201之间，形成在第二场绝缘膜120与第一栅电极201之间，以及形成在第三场绝缘膜150与第一栅电极201之间。第一栅极绝缘膜(130、141)可以包括界面膜130和第一高k介电膜141。

第二栅极绝缘膜(130、142)可以形成在第三鳍型图案F3和第二栅电极202之间，并且形成在第三场绝缘膜150和第二栅电极202之间。第二栅极绝缘膜(130、142)可以包括界面膜130(未示出)和第二高k介电膜142。

如图15和图16所示，第一栅电极201和第二栅电极202可以分别沿第二方向Y1延伸。第一栅电极201和第二栅电极202可以沿第二方向Y1彼此分隔开。第一栅电极201的一个端部和第二栅电极202的一个端部可以沿第二方向Y1彼此相对。在这种情况下，第一栅极绝缘膜(130、141)与第一栅电极201叠置，第二栅极绝缘膜(130、142)与第二栅电极202叠置。因此，第一栅极绝缘膜(130、141)和第二栅极绝缘膜(130、142)也可以沿第二方向Y1彼此分开。

层间绝缘膜190可以形成在第一栅电极201和第二栅电极202之间。例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅小的介电常数的低k介电材料中的至少一种。

第一栅电极201和第二栅电极202必须彼此电隔离。因此，层间绝缘膜190可以形成在第一栅电极201和第二栅电极202之间以使第一栅电极201和第二栅电极202彼此电隔离。

此外，第一栅电极201和第二栅电极202必须遵从受限于制造工艺的设计规则而彼此分隔开预定的间隙G1。即，在根据一些示例性实施方式的半导体器件中，必须确保第一栅电极201和第二栅电极202之间的间隔余量。

注意的是，为确保第一栅电极201和第二栅电极202的余量而朝第二鳍型图案F2的方向减小第一栅电极201的端部，将伴随着第二鳍型图案F2和第一栅电极201之间不叠置的问题。因此，可以慎重考虑用于第一栅电极201和第二鳍型图案F2之间的叠置余量的间隙G2。

如图16所示，可以使第二鳍型图案F2倾斜以确保用于第一栅电极201和第二鳍型图案F2之间的叠置余量的间隙G2。可以使第二鳍型图案F2向着远离第一栅电极201的一个端部的方向倾斜。可以形成第二鳍型图案F2使得从第二鳍型图案F2的中心线到靠近第二浅沟槽ST2的第一侧表面的宽度a3大于从中心线到靠近第三浅沟槽ST3的第二侧表面的宽度a4。所述中心线可以是在第二鳍型图案F2和基底100之间的接触面上的第二鳍型图案F2的宽度的中心线。

结果，第一栅电极201可以同时满足与第二鳍型图案F2的叠置余量和与第二栅电极202的间隔余量。

在下文中，将参照图15和图17描述根据又一示例性实施方式的半导体器件。为简洁起见，将尽可能简要的提及或者省略与如上参照图1至图11所述重复的元件或操作。

图17是沿着图15的线Ι-Ι'截取的剖视图。

如图15和图17所示，根据示例性实施方式的半导体器件另外包括接触件195。

接触件195可以形成在源极/漏极115上。接触件195可以通过穿过层间绝缘膜190形成。接触件195的下部可以插入到源极/漏极115中。然而，示例性实施方式不限于上面给出的示例。接触件195可以与源极/漏极115电连接。接触件195可以包括多个接触件。可以分别一一连接第一鳍型图案F1上的源极/漏极115和第二鳍型图案F2上的源极/漏极115。

多个接触件195不应彼此连接，而是电隔离。此外，考虑到根据半导体器件的小型化使多个接触件195之中的间隙逐渐变窄，必须确保多个接触件195之中的间隔余量。根据示例性实施方式，因为邻近的鳍型图案(即，第一鳍型图案F1和第二鳍型图案F2)沿彼此相反的方向倾斜，所以半导体器件可以确保源极/漏极115之间的间隙增大。此外，可以在形成在对应的源极/漏极115上的接触件195之中确保较大的间隙C1。因此，防止多个接触件195之中电短路并且提高半导体器件的可靠性。

图18是包括根据一些示例性实施方式的半导体器件的电子系统的框图。

如图18所示，电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150连接到彼此。总线1150对应于数据传输所通过的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行与所列出其它装置类似的功能的逻辑器件中的至少一种。I/O装置1120可以包括键区、键盘和显示装置等。存储装置1130可以存储数据和/或命令。接口1140可以执行将数据发送到通信网络或从通信网络接收数据的功能。接口1140可以是有线的或者无线的。例如，接口1140可以包括天线或有线/无线收发器。

虽然未示出，但是电子系统1100可以另外包括操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)，操作存储器被构造为增强控制器1110的操作。

根据上述示例性实施方式，半导体器件可以设置在存储装置1130内部或者可以设置为控制器1110或I/O装置1120的部件。

电子系统1100可适用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收数据的几乎所有电子产品。

图19至图21示出可以在其中应用根据所描述的示例性实施方式的半导体器件的示例性半导体系统。

图19示出平板PC 1200，图20示出膝上型计算机1300，图21示出智能电话1400。根据以上解释的示例性实施方式，半导体器件可以用于这类装置中，即，平板PC 1200、膝上型计算机1300或智能电话1400。

此外，对本领域技术人员明显的是，根据上述示例性实施方式的半导体器件可适用于没有在此示出的其它集成电路装置。

即，虽然在此仅举例说明了平板PC 1200、膝上型计算机1300和智能电话1400作为根据示例性实施方式的半导体系统，但是半导体系统的示例性实施方式不限于以上给出的示例。

在一些示例性实施方式中，半导体系统可以实现为：计算机、超级移动个人PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑匣子、数字相机、三维电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机和数字视频播放器等。

尽管已经参照本发明构思的示例性实施方式具体地示出并描述了本主题构思，但是本领域普通技术人员将理解，在不脱离权利要求所限定的本主题构思的示例性实施方式的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，期望的是，本实施方式在所有方面被认为是示例性的而不是限制性的，参照权利要求以表明发明的范围，而不是前述描述。