半导体结构的制造方法与流程

本公开涉及具有外延成长结构的半导体结构的制造方法。

背景技术：

半导体装置用于各种电子应用中，例如个人电脑、手机、数码相机和其他电子设备。一般而言，通过在半导体基底上方依序地沉积绝缘或介电层、导电层和半导体层的各种材料，以及使用微影技术将各种材料层图案化，在半导体基底上形成电路组件和元件来制造半导体装置。

在半导体结构中增加效能的一个重要的驱动力是较高程度的电路集成，这可通过在指定的芯片上将元件尺寸最小化或缩减来达成。当元件尺寸缩减时，容许误差(tolerance)在制造过程中扮演越来越重要的作用。

然而，尽管现有的半导体制造工艺对于它们预期的目的通常已经足够，但是随着元件尺寸持续地按比例缩减，现有的半导体制造工艺并不是在所有方面都是令人满意的。

技术实现要素：

根据本公开的一些实施例，提供半导体结构的制造方法，此方法包含形成硬掩模结构在基底上，通过硬掩模结构的开口蚀刻基底以形成沟槽，移除硬掩模结构的一部分以扩大开口，以及在沟槽和开口中形成外延成长结构。

根据本公开的另一些实施例，提供半导体结构的制造方法，此方法包含形成具有开口的硬掩模结构在基底上，其中基底由第一半导体材料制成；通过硬掩模结构的开口蚀刻基底，以形成沟槽在基底中；蚀刻硬掩模结构的一部分，以暴露出基底顶面的一部分；以及在沟槽中成长第二半导体材料，以形成外延成长结构，其中外延成长结构包含形成在基底顶面的暴露出来的部分上方的延伸部。

根据本公开的又另一些实施例，提供半导体结构的制造方法，此方法包含形成具有开口的硬掩模结构在基底上；通过实施第一蚀刻工艺，通过硬掩模结构的开口，在基底中形成沟槽；通过实施第二蚀刻工艺，移除硬掩模结构的一部分以扩大开口；以及在沟槽和开口中形成sige结构。

附图说明

为了让本公开的各个观点能更明显易懂，以下配合所附附图作详细说明。应该注意，根据工业中的标准范例，各个部件未必按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1a-1至图1e-1、图1f、图1g、图1h以及图1i-1是根据一些实施例所绘示的形成半导体结构的各个阶段的透视图。

图1a-2至图1e-2是根据一些实施例，沿着图1a-1至图1e-1中的线a-a’所绘示的形成半导体结构的各个阶段的剖面示意图。

图1i-2是根据一些实施例，沿着图1i-1中的线b-b’所绘示的半导体结构的剖面示意图。

图2a-1至图2c-1是根据一些实施例所绘示的形成半导体结构的各个阶段的透视图。

图2a-2至图2c-2是根据一些实施例，沿着图2a-1至图2c-1中的线c-c’所绘示的形成半导体结构的各个阶段的剖面示意图。

图3a至图3i是根据一些实施例所绘示的半导体结构的剖面示意图。

图4a和图4b是根据一些实施例所绘示的半导体结构的上视图。

附图标记说明：

100a、200、300c、300d、300e、300f、300g、300h、300i、300j、300k、300l、300m～半导体结构；

102～基底；

104～硬掩模结构；

104a’、104b’、104c’、104d’、104e’、104f’、104g’、104h’、104i’、104j’、104k’、104l’、104m’～缩小的硬掩模结构；

106～开口；

106a’、106b’、106c’、106d’、106e’、106f’、106g’、106h’、106i’、106j’、106k’、106l’、106m’～扩大的开口；

108～第一蚀刻工艺；

110～沟槽；

112a、112b～第二蚀刻工艺；

114a、114b、114c、114d、114e、114f、114g、114h、114i、114j、114k、114l、114m～基底的一部分；

116、116a、116b～外延成长结构；

116a’、116b’～剩余的外延成长结构；

118a、118b～顶部；

120a、120b～底部；

121a、121b～延伸部；

122a～差排区；

124a～主动区；

126～研磨工艺；

128～鳍结构；

130～第二半导体材料部；

132～第一半导体材料部；

134～隔离结构；

136～虚设栅极结构；

138～间隔物；

140～源极/漏极结构；

142～接触蚀刻停止层；

144～层间介电层；

146～金属栅极结构；

148～栅极介电层；

150～功函数金属层；

152～栅极电极层；

401、403～突出部。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同部件的不同实施例或范例。以下描述部件和配置的具体范例以简化本公开。当然，这些仅仅是范例，而不在于限制本公开。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

再者，为了容易描述，在此可以使用例如“在…下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。

本公开提供了半导体结构及其制造方法的实施例。半导体结构可包含基底，以及形成在基底的沟槽中的外延成长结构。沟槽可通过通过硬掩模结构的开口将基底图案化而形成，在基底中形成沟槽之后，可扩大硬掩模结构的开口，使得形成在沟槽中的外延成长结构在其结构中有较少的差排。

图1a-1至图1i-1是根据一些实施例所绘示的形成半导体结构100a的各个阶段的透视图。图1a-2至图1e-2是根据一些实施例，沿着图1a-1至图1e-1中的线a-a’所绘示的形成半导体结构100a的各个阶段的剖面示意图。图1i-2是根据一些实施例，沿着图1i-1中的线b-b’所绘示的半导体结构100a的剖面示意图。

如图1a-1至图1a-2所示，根据一些实施例，硬掩模结构104形成于基底102上方。在一些实施例中，基底102由第一半导体材料制成。在一些实施例中，基底102为硅基底。在一些实施例中，第一半导体材料包含元素半导体材料、化合物半导体材料、及/或合金半导体材料。在一些实施例中，第一半导体材料包含si(例如结晶硅、多晶硅或非晶硅)、ge、sige、sic、sicge、sip、sib,sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp、及/或gainasp。

如图1a-1和图1a-2所示，根据一些实施例，硬掩模结构104形成于基底102上方，且具有开口106暴露出基底102的一部分。在一些实施例中，硬掩模结构104由氧化物、氮化物、氮氧化物、或类似材料制成。在一些实施例中，硬掩模结构104由氧化硅、氮化硅、氮氧化硅、或类似材料制成。在一些实施例中，硬掩模结构104通过实施化学气相沉积(chemicalvapordeposition；cvd)工艺、物理气相沉积(physicalvapordeposition；pvd)工艺、原子层沉积(atomiclayerdeposition；ald)工艺、旋转涂布(spin-oncoating)工艺、或其他适用的工艺形成。在一些实施例中，硬掩模结构104具有大于约1nm的厚度t1。在后续的蚀刻工艺(将详述如后)中，硬掩模结构104的厚度可决定其向后退缩(pulledback)的距离。

根据一些实施例，如图1b-1和图1b-2所示，在硬掩模结构104形成之后，实施第一蚀刻工艺108。根据一些实施例，如图1b-2所示，在第一蚀刻工艺108期间，通过硬掩模结构104的开口106蚀刻基底102，以形成沟槽110。由于沟槽110是通过开口106蚀刻形成，沟槽110和开口106具有大抵上相同的宽度。在一些实施例中，第一蚀刻工艺108为干蚀刻工艺。

根据一些实施例，如图1c-1和图1c-2所示，在沟槽110形成于基底102中之后，移除硬掩模结构104的一部分。在一些实施例中，通过实施第二蚀刻工艺112a移除硬掩模结构104的一部分。于第二蚀刻工艺112a期间，从开口106的侧壁蚀刻硬掩模结构104，使得在硬掩模结构104中的开口106扩大了。

根据一些实施例，如图1c-2所示，在第二蚀刻工艺112a之后，硬掩模结构104原来的侧壁(如图1b-2所示)向后退缩，形成缩小的(shrunken)硬掩模结构104’，并且开口106(如图1b-2所示)被扩大，形成扩大的开口106’。因此，缩小的硬掩模结构104’的扩大的开口106’的宽度大于在基底102中的沟槽110的宽度。

此外，基底102的一部分114a的顶面经由扩大的开口106’暴露出来。如图1b-2所示，在实施第二蚀刻工艺112a之前，基底102的一部分114a被硬掩模结构104覆盖。然而，在第二蚀刻工艺112a之后，基底102的一部分114a不会被缩小的硬掩模结构104’覆盖，而是经由扩大的开口106’暴露出来。

在一些实施例中，基底102的一部分114a的宽度w1大于约1nm。基底102的一部分114a的宽度w1可被定义为沿着基底102的顶面测量，缩小的硬掩模结构104’的侧壁与沟槽110的侧壁之间的距离。如果基底102的一部分114a的宽度w1太大，则有太多的硬掩模结构104被移除，使得之后形成外延成长结构的成本增加。另一方面，如果基底102的一部分114a的宽度w1太小，因为差排渗透(dislocationpenetration)(将详述如后)的关系，主动区可能会变得较小。

根据一些实施例，如图1d-1和图1d-2所示，形成扩大的开口106’之后，在沟槽110和扩大的开口106’中形成外延成长结构116a。在一些实施例中，通过在沟槽110和扩大的开口106’中成长第二半导体材料，以形成外延成长结构116a。在一些实施例中，通过实施外延沉积工艺而成长第二半导体材料。在一些实施例中，用于形成外延成长结构116a的第二半导体材料与用于形成基底102的第一半导体材料不同。在一些实施例中，第二半导体材料包含si(例如结晶硅、多晶硅或非晶硅)、ge、sige、sic、sicge、sip、sib,sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp、及/或gainasp。

根据一些实施例，如图1d-2所示，外延成长结构116a包含形成于扩大的开口106’中的顶部118a，以及形成于沟槽110中的底部120a。由于扩大的开口106’的宽度大于沟槽110的宽度，外延成长结构116a的顶部118a的宽度大于外延成长结构116a的底部120a的宽度。如图1d-2所示，外延成长结构116a的顶部118a具有延伸部121a形成于基底102的一部分114a上方。

此外，外延成长结构116a的顶部118a的延伸部121a直接接触于缩小的硬掩模结构104’的侧壁，在形成外延成长结构116a期间，差排可能沿着缩小的硬掩模结构104’与外延成长结构116a之间的界面形成，并且差排在外延成长结构116a中有向内和向下渗透的倾向。然而，由于外延成长结构116a具有延伸部121a形成于基底102的一部分114a上方，缩小的硬掩模结构104’与外延成长结构116a之间的界面位于远离沟槽110的位置。因此，差排的形成可被基底102的一部分114a阻挡，使得在外延成长结构116a中的差排渗透可以被限制在相对小的区域内。因此，可以降低在外延成长结构116a中的差排渗透数量。

如上所述，差排的形成可被基底102的一部分114a阻挡，使得差排可以被限制在相对小的区域内。因此，可以控制基底102的一部分114a的宽度，使得在外延成长结构116a中差排的形成可以受到限制。此外，根据一些实施例，延伸部121a也具有宽度w1。

另外，也可调整外延成长结构116a的延伸部121a的厚度t2(或顶部118a的厚度)来限制差排的形成。在一些实施例中，延伸部121a的厚度t2和延伸部121a的宽度w1的比值在从约0.01到约3的范围内。通过调整延伸部121a的厚度t2和宽度w1的比值，也可控制差排的形成，使得差排可以被限制在相对小的区域内。

在一些实施例中，如图1d-1和图1d-2所示，外延成长结构116a包含差排区122a和主动区124a。差排区122a为靠近外延成长结构116a的周边的区域，并且可能包含差排形成在其中。主动区124a为外延成长结构116a的中央区域，其大抵上无差排。在后续的制造过程中，主动元件可形成在主动区124a中。

根据一些实施例，如图1e-1和图1e-2所示，形成外延成长结构116a之后，实施研磨工艺126于缩小的硬掩模结构104’和外延成长结构116a的顶部118a上。在一些实施例中，研磨工艺126为化学机械研磨工艺。如图1e-2所示，可实施研磨工艺126直到暴露出基底102的顶面。

实施研磨工艺126之后，移除缩小的硬掩模结构104’和外延成长结构116a的顶部118a。如图1e-2所示，在沟槽110中形成剩余的外延成长结构116a’(例如图1d-2所示的底部120a)。此外，根据一些实施例，剩余的外延成长结构116a’包含差排区122a和主动区124a。由于研磨工艺126移除了包含延伸部121a的顶部118a，剩余的外延成长结构116a’具有相对小的差排区122a。因此，可用于形成主动元件在其中的主动区124a会相对地大，并且在后续的制造过程中，可在剩余的外延成长结构116a’中形成许多元件。

根据一些实施例，如图1f所示，实施研磨工艺126之后，形成鳍(fin)结构128。在一些实施例中，通过将剩余的外延成长结构116a’和基底102图案化而形成鳍结构128。如图1f所示，鳍结构128包含第二半导体材料部130和第一半导体材料部132。在一些实施例中，第一半导体材料部132由si制成，且第二半导体材料部130由sige制成。

之后，根据一些实施例，如图1g所示，形成隔离结构134在基底102上方，且鳍结构128被隔离结构134围绕。可通过沉积绝缘层在基底102上方，以及将绝缘层凹陷来形成隔离结构134。在一些实施例中，隔离结构134由氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluoride-dopedsilicateglass；fsg)、或其他低介电常数的介电材料制成。

接着，根据一些实施例，如图1h所示，形成虚设(dummy)栅极结构136跨越鳍结构128，且延伸于隔离结构134上方。在一些实施例中，虚设栅极结构136包含虚设栅极介电层，以及形成于虚设栅极介电层上方的虚设栅极电极层。在一些实施例中，虚设栅极介电层由氧化硅、氮化硅、氮氧化硅、氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金或其他适用的介电材料制成。在一些实施例中，虚设栅极电极层由多晶硅制成。

形成虚设栅极结构136之后，根据一些实施例，在虚设栅极结构136的侧壁上形成间隔物138。在一些实施例中，间隔物138由氮化硅、氧化硅、氮氧化硅、碳化硅、或其他适用的介电材料制成。间隔物138可包含单层或多层。

接着，根据一些实施例，如图1h所示，形成源极/漏极结构140在鳍结构128中。在一些实施例中，将邻接于虚设栅极结构136的鳍结构128的第二半导体材料部130凹陷，以形成在鳍结构128两侧的凹口，并通过外延工艺在凹口内成长应变材料，以形成源极/漏极结构140。在一些实施例中，源极/漏极结构140包含ge、sige、inas、ingaas、insb、gaas、gasb、inalp、inp、或类似的材料。此外，可实施注入工艺来形成源极/漏极结构140。

根据一些实施例，如图1h所示，形成源极/漏极结构140之后，顺应性地形成接触蚀刻停止层(contactetchstoplayer；cesl)142于基底102上方，以及形成层间介电层(inter-layerdielectric(ild)layer)144于接触蚀刻停止层142上方。在一些实施例中，接触蚀刻停止层142由氮化硅、氮氧化硅、及/或其他适用的材料制成。可通过等离子体增强化学气相沉积(cvd)、低压cvd、原子层沉积(ald)、或其他适用的工艺来形成接触蚀刻停止层142。

层间介电层144可包含由多种介电材料制成的多层，例如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicateglass；psg)、硼磷硅酸盐玻璃(borophosphosilicateglass；bpsg)、及/或其他适用的低介电常数介电材料。可以通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、旋转涂布或其他适用的工艺来形成层间介电层144。

接下来，根据一些实施例，在层间介电层144和接触蚀刻停止层142上实施研磨工艺，以暴露出虚设栅极结构136的顶面。在一些实施例中，实施化学机械研磨(chemicalmechanicalpolishing，cmp)工艺，直到暴露出虚设栅极结构136的顶面。

根据一些实施例，如图1i-1和图1i-2所示，在实施研磨工艺之后，以金属栅极结构146取代虚设栅极结构136。在一些实施例中，通过实施干蚀刻工艺移除虚设栅极结构136，在间隔物138之间形成沟槽。移除虚设栅极结构136之后，在沟槽内形成金属栅极结构146。在一些实施例中，金属栅极结构146包含栅极介电层148、功函数金属层150和栅极电极层152。更具体而言，根据一些实施例，如图1i-1和图1i-2所示，栅极介电层148形成在间隔物138的侧壁上、在隔离结构134的顶面上、以及在鳍结构128的第二半导体材料部130的顶面上。此外，功函数金属层150和栅极电极层152之后顺应性地形成在栅极介电层148上方。

在一些实施例中，栅极介电层148由高介电常数的介电材料制成，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、或金属的氮氧化物。高介电常数介电材料的范例包含，但不限于，氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、或其他适用的介电材料。

功函数金属层150形成在栅极介电层148上方，并且客制化为具有适当的功函数。例如，如果想要的是用在pmos装置的p型功函数金属(p-metal)，可使用tin、wn或w。另一方面，如果想要的是用在nmos装置的n型功函数金属(n-metal)，可使用tial、tialn或tacn。

根据一些实施例，栅极电极层152形成于功函数金属层150上方。在一些实施例中，栅极电极层152由导电材料制成，例如铝、铜、钨、钛、钽或其他适用的材料。可通过任何适用的工艺，形成任何适用厚度的栅极介电层148、功函数金属层150和栅极电极层152。

可以理解的是，可在栅极介电层148、功函数金属层150和栅极电极层152上方及/或下方形成其他额外的层，例如衬垫层、界面层、晶种层、粘着层、阻障层或类似的层。此外，栅极介电层148、功函数金属层150和栅极电极层152可包含由各种材料制成的一层以上的多层。

如图1i-1所示，金属栅极结构146跨越鳍结构128形成，且鳍结构128的第二半导体材料部130可作为半导体结构100a中的通道区。如前所述，鳍结构128的第二半导体材料部130是通过将剩余的外延成长结构116a’图案化而形成，其通过实施图1a-1至图1e-2中所述的工艺形成，且具有相对较少的差排。因此，可改善半导体结构100a的效能。

可以理解的是，虽然在前述的实施例中，外延成长结构116a是用来形成鳍结构128，但通过图1a-1至图1d-2中的工艺所形成的外延成长结构可以应用在各种用途中。例如，可在外延成长结构中/上/或从外延成长结构形成其他主动元件，本公开的概念并不限定于此。

图2a-1至图2c-1是根据一些实施例所绘示的形成半导体结构200的各个阶段的透视图。图2a-2至图2c-2是根据一些实施例，沿着图2a-1至图2c-1中的线c-c’所绘示的形成半导体结构200的各个阶段的剖面示意图。图2a-1至图2c-2中所示的一些材料和工艺与先前所述的那些材料和工艺类似或相同，在此不再重述。

类似于图1a-1至图1b-2中所示，可在基底102上方形成硬掩模结构，且可通过硬掩模结构的开口实施第一蚀刻工艺，以形成沟槽110在基底102中。形成沟槽110在基底102中之后，根据一些实施例，如图2a-1和图2a-2所示，移除硬掩模结构的一部分，以形成缩小的硬掩模结构104b’。

在一些实施例中，通过实施第二蚀刻工艺112b移除硬掩模结构的一部分，以形成扩大的开口106b’。在第二蚀刻工艺112b中移除硬掩模结构的量可大于在图1c-2所示的第二蚀刻工艺112a移除硬掩模结构的量。因此，通过扩大的开口106b’所暴露出的基底102的一部分114b的尺寸可大于在图1c-2中所示的一部分114a的尺寸。在一些实施例中，基底102的一部分114b的宽度w2大于约1nm。

形成扩大的开口106b’之后，根据一些实施例，如图2b-1和图2b-2所示，在沟槽110和扩大的开口106b’中形成外延成长结构116b。用于形成外延成长结构116b的工艺可以与先前所述的用于形成外延成长结构116a的工艺类似或相同，在此不再重述。

根据一些实施例，如图2b-2所示，外延成长结构116b包含形成在扩大的开口106b’中的顶部118b，以及形成在沟槽110中的底部120b。由于扩大的开口106b’的宽度大于沟槽110的宽度，顶部118b的宽度也大于底部120b的宽度。如图2b-2所示，外延成长结构116b的顶部118b具有延伸部121b形成在基底102的一部分114b上方。此外，外延成长结构116b的顶部118b的延伸部121b直接接触于缩小的硬掩模结构104b’的侧壁。

如先前所述，差排可沿着缩小的硬掩模结构104b’与外延成长结构116b之间的界面形成。在一些实施例中，差排的形成可完全或大抵上被基底102的一部分114b阻挡，使得渗透至外延成长结构116b中的差排大抵上被限制在顶部118b内。因此，根据一些实施例，外延成长结构116b的底部120b可大抵上无差排。

此外，如上所述，形成在外延成长结构116b中的差排数量可能与延伸部121b的宽度w2和厚度t3有关。在一些实施例中，延伸部121b的厚度t3和延伸部121b的宽度w2的比值在从约0.01至约2的范围内。

外延成长结构116b形成之后，根据一些实施例，如图2c-1和图2c-2所示，在缩小的硬掩模结构104b’和外延成长结构116b的顶部118b上实施研磨工艺126。在研磨工艺126期间，移除缩小的硬掩模结构104b’和外延成长结构116b的顶部118b。如图2c-2所示，剩余的外延成长结构116b’形成在沟槽110中。此外，根据一些实施例，剩余的外延成长结构116b’大抵上无差排，且剩余的外延成长结构116b’的全部区域可做为主动区。因此，可在剩余的外延成长结构116b’中形成许多主动元件，并且可改善所产生的半导体结构的效能。图1f-1至图1i-2所示的工艺也可实施在剩余的外延成长结构116b’上，且在此不再重述。

可以理解的是，虽然图1a-1至图2c-2所示的缩小的硬掩模结构104a’和104b’为矩形，这些仅作为范例，本公开的范围并不限定于此。例如，可以改变缩小的硬掩模结构的形状和轮廓。

图3a至图3i是根据一些实施例所绘示的半导体结构300c-300k的剖面示意图。半导体结构300c-300k具有各种硬掩模结构，可应用在先前所述的制造过程中，并且相同或类似的工艺和材料在此不再重述。

在图1a-1至图1c-2中所示的工艺实施之后，可形成半导体结构300c。换言之，可通过通过硬掩模结构(例如硬掩模结构104)的开口蚀刻基底102，在基底102中形成沟槽110，并且可移除硬掩模结构的一部分，在缩小的硬掩模结构104c’中形成扩大的开口106c’。

根据一些实施例，如图3a所示，在半导体结构300c中的缩小的硬掩模结构104c’具有不垂直于基底102顶面的侧壁。在一些实施例中，缩小的硬掩模结构104c’具有斜坡的(sloped)侧壁，且缩小的硬掩模结构104c’的侧壁与底面之间的角度小于90度。形成缩小的硬掩模结构104c’之后，可实施图1d-1至图1i-2所示的工艺。

根据一些实施例，如图3b所示，类似地，半导体结构300d包含缩小的硬掩模结构104d’。在一些实施例中，缩小的硬掩模结构104d’的侧壁与底面之间的角度大于90度。

根据一些实施例，如图3c所示，半导体结构300e包含缩小的硬掩模结构104e’，且缩小的硬掩模结构104e’具有圆弧(rounded)的侧壁。在一些实施例中，缩小的硬掩模结构104e’的侧壁为向内的圆弧，使得缩小的硬掩模结构104e’的中间部比缩小的硬掩模结构104e’的顶部和底部更薄。

根据一些实施例，如图3d所示，半导体结构300f包含缩小的硬掩模结构104f’，且缩小的硬掩模结构104f’具有圆弧的侧壁。在一些实施例中，缩小的硬掩模结构104f’的侧壁为向外的圆弧，使得缩小的硬掩模结构104f’的中间部比缩小的硬掩模结构104f’的顶部和底部更厚。

根据一些实施例，如图3e所示，半导体结构300g包含缩小的硬掩模结构104g’，且缩小的硬掩模结构104g’具有圆弧的侧壁。在一些实施例中，缩小的硬掩模结构104g’的顶部比缩小的硬掩模结构104g’的底部更薄。

根据一些实施例，如图3f所示，半导体结构300h包含缩小的硬掩模结构104h’，且缩小的硬掩模结构104h’具有阶梯状的侧壁。在一些实施例中，缩小的硬掩模结构104h’具有顶部和底部，顶部和底部为矩形，但具有不同的宽度。在一些实施例中，缩小的硬掩模结构104h’的底部比缩小的硬掩模结构104h’的顶部更宽。

根据一些实施例，如图3g所示，半导体结构300i包含缩小的硬掩模结构104i’，且缩小的硬掩模结构104i’具有阶梯状的侧壁。在一些实施例中，缩小的硬掩模结构104i’具有顶部和底部，顶部和底部为矩形，但具有不同的宽度。在一些实施例中，缩小的硬掩模结构104i’的顶部比缩小的硬掩模结构104i’的底部更宽。

根据一些实施例，如图3h所示，半导体结构300j包含缩小的硬掩模结构104j’，且缩小的硬掩模结构104j’具有成角度(angled)的侧壁。在一些实施例中，缩小的硬掩模结构104j’的侧壁向外成角度，使得缩小的硬掩模结构104j’的中间部比缩小的硬掩模结构104j’的顶部和底部更厚。

根据一些实施例，如图3i所示，半导体结构300k包含缩小的硬掩模结构104k’，且缩小的硬掩模结构104k’具有成角度的侧壁。在一些实施例中，缩小的硬掩模结构104k’的侧壁向内成角度，使得缩小的硬掩模结构104k’的中间部比缩小的硬掩模结构104k’的顶部和底部更薄。

可以理解的是，缩小的硬掩模结构104a’至104k’的形状和轮廓可以依据用来形成外延结构的材料而选择，例如，缩小的硬掩模结构的形状可以依据用来形成外延结构的材料的差排角度而选择。

图4a和图4b是根据一些实施例所绘示的半导体结构300l和300m的上视图。类似于半导体结构300c至300k，半导体结构300l和300m包含缩小的硬掩模结构104l’和104m’形成在基底102上方。

在半导体结构300l中，缩小的硬掩模结构104l’具有扩大的开口106l’，使得基底102的一部分114l通过扩大的开口106l’暴露出来。如先前所述，当外延结构(例如外延成长结构116a或116b)在后续工艺中形成时，基底102的此部分114l可阻挡差排的形成。

此外，根据一些实施例，如图4a所示，缩小的硬掩模结构104l’的侧壁是不平坦的，使得差排的形成也可以被缩小的硬掩模结构104l’的侧壁阻挡。更具体而言，根据一些实施例，缩小的硬掩模结构104l’包含数个突出部401。因此，当外延结构成长时，由于缩小的硬掩模结构104l’的侧壁是不平坦的，在侧壁的一个部分形成的差排可以被缩小的硬掩模结构104l’的侧壁的其他部分停止。在一些实施例中，缩小的硬掩模结构104l’的每个突出部401具有矩形形状，且缩小的硬掩模结构104l’的不同部分的侧壁在至少两个不同方向上延伸。

类似地，在半导体结构300m中的缩小的硬掩模结构104m’具有扩大的开口106m’，使得基底102的一部分114m通过扩大的开口106m’暴露出来。此外，根据一些实施例，如图4b所示，缩小的硬掩模结构104m’的侧壁是不平坦的，使得差排的形成也可以被缩小的硬掩模结构104m’的侧壁阻挡。在一些实施例中，缩小的硬掩模结构104m’包含数个突出部403，且根据一些实施例，突出部403具有三角形形状。因此，当外延结构成长时，在侧壁的一个部分形成的差排可以被缩小的硬掩模结构104m’的侧壁的其他部分停止。

可以理解的是，虽然图4a所示的缩小的硬掩模结构104l’的突出部401全部都是矩形形状，且图4b所示的缩小的硬掩模结构104m’的突出部403全部都是三角形形状，在缩小的硬掩模结构中的突出部的形状和数量可依据应用而改变。例如，缩小的硬掩模结构可具有各种形状和尺寸的突出部。

此外，虽然半导体结构300l和300m是以上视图绘示，但其剖面图可以与先前所述的图1c-2、图2a-2或图3a至图3i所绘示的剖面图类似或相同。因此，这些半导体结构300l和300m的应用和制造过程的细节也可以与先前所述内容类似或相同，在此不再重述。

如先前所述，硬掩模结构用于定义在基底中的沟槽，且外延结构形成于沟槽中。然而，当外延结构形成时，差排可能会形成在硬掩模结构与外延结构之间的界面，造成相对小的主动区。

因此，根据本公开的一些实施例，实施额外的蚀刻工艺(例如第二蚀刻工艺112a和112b)，藉此在缩小的硬掩模结构(例如缩小的硬掩模结构104a’至104m’)中形成扩大的开口(例如扩大的开口106a’至106m’)。在缩小的硬掩模结构形成之后，形成具有延伸部(例如延伸部121a和121b)的外延结构(例如外延成长结构116a和116b)。大量的差排可以被限制在外延结构的延伸部中(或在其顶部中)，且延伸部可在之后被移除。因此，可以减少所产生的外延结构中的差排，并且可以扩大在外延结构中的主动区。因此，可以增加形成在外延结构中/上或从外延结构形成的主动元件的数量，并且可以改善半导体结构的效能。

本公开提供形成半导体结构的方法的实施例，此方法包含形成具有开口的硬掩模结构在基底上，以及通过开口形成沟槽在基底中。在沟槽形成之后，移除硬掩模结构的一部分，以形成具有扩大的开口的缩小的硬掩模结构。在沟槽中和扩大的开口中形成外延成长结构，形成在扩大的开口中的外延成长结构具有延伸部，且在形成外延成长结构的期间所形成的大量差排可被限制在延伸部中。之后，外延成长结构的延伸部可被移除，因此所产生的外延成长结构中的主动区可以具有相对大的尺寸，并且可以改善形成在外延成长结构中/上或从外延成长结构形成的主动元件的效能。

在一些实施例中，提供制造半导体结构的方法，用于制造半导体结构的方法包含形成硬掩模结构在基底上，及通过硬掩模结构的开口蚀刻基底以形成沟槽。用于制造半导体结构的方法还包括移除硬掩模结构的一部分以扩大开口，以及在沟槽和开口中形成外延成长结构。

在一些实施例中，其中基底由第一半导体材料制成，且外延成长结构由与第一半导体材料不同的第二半导体材料制成。

在一些实施例中，半导体结构的制造方法还包括移除外延成长结构的顶部和硬掩模结构，以暴露出基底的顶面。

在一些实施例中，其中外延成长结构包含在外延成长结构的顶部中的差排区，且在移除外延成长结构的顶部之后，差排区被移除。

在一些实施例中，其中在扩大开口之后，基底顶面的一部分经由开口暴露出来。

在一些实施例中，其中硬掩模结构的侧壁不垂直于基底的顶面。

在一些实施例中，其中外延成长结构包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些实施例中，提供制造半导体结构的方法，用于制造半导体结构的方法包含形成具有开口的硬掩模结构在基底上，且基底由第一半导体材料制成。用于制造半导体结构的方法还包括通过硬掩模结构的开口蚀刻基底，以形成沟槽在基底中，以及蚀刻硬掩模结构的一部分，以暴露出基底顶面的一部分。用于制造半导体结构的方法还包含在沟槽中成长第二半导体材料，以形成外延成长结构。此外，外延成长结构包含延伸部形成在基底顶面的暴露出来的部分上方。

在一些实施例中，其中外延成长结构的延伸部的宽度大于约1nm。

在一些实施例中，其中延伸部的厚度与延伸部的宽度的比值在约0.01至约3的范围内。

在一些实施例中，其中第二半导体材料包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些实施例中，其中硬掩模结构具有圆弧的侧壁。

在一些实施例中，半导体结构的制造方法还包括研磨外延成长结构的顶部，以移除外延成长结构的延伸部。

在一些实施例中，提供制造半导体结构的方法，用于制造半导体结构的方法包含形成具有开口的硬掩模结构在基底上，以及通过硬掩模结构的开口，通过实施第一蚀刻工艺，以在基底中形成沟槽。用于制造半导体结构的方法还包含通过实施第二蚀刻工艺，移除硬掩模结构的一部分以扩大开口，以及在沟槽和开口中形成sige结构。

在一些实施例中，其中在实施第二蚀刻工艺之后，硬掩模结构具有斜坡(sloped)的侧壁。

在一些实施例中，其中在实施第二蚀刻工艺后，硬掩模结构具有成角度(angled)的侧壁。

在一些实施例中，其中sige结构直接接触硬掩模结构的侧壁。

在一些实施例中，其中外延成长结构包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些实施例中，半导体结构的制造方法还包括移除sige结构的顶部和硬掩模结构。

在一些实施例中，半导体结构的制造方法还包括蚀刻sige结构和基底以形成鳍结构，以及形成栅极结构跨越鳍结构。

以上概述了数个实施例的特征，使得本领域技术人员可以更加理解本公开的概念。本领域技术人员应该理解，可以使用本公开作为基础，来设计或修改用于实现与在此所介绍的实施例相同的目的及/或达到相同优点的其他工艺和结构。本领域技术人员也应该理解，这些等效的构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此可以做出各种改变、取代或其他选择。因此，本公开的保护范围当视后附的权利要求所界定为准。