半导体器件的制作方法

相关申请的交叉引用

于2015年12月18日提交的日本专利申请no.2015-247784的公开，包括说明书、附图、以及摘要，通过引用整体合并于此。

本发明涉及半导体器件，并且更具体地涉及布线衬底和半导体芯片通过中介层电耦合的半导体器件。

背景技术：

日本未审专利申请公开no.2007-80946公开了一种具有通过中介层而被安装在布线衬底上的半导体芯片的半导体器件，在该半导体器件中在中介层中形成了与半导体芯片电耦合的内置电容器。

日本未审专利申请公开no.2014-204057公开了一种具有安装在其上的半导体芯片的布线衬底，在该布线衬底中在布线区域的不同层中形成了产生用于阻抗匹配的电容的多个通孔布线和通路布线。

技术实现要素：

半导体器件的应用领域包括通信技术领域。在通信技术领域中，继续努力提高通信速度。为了提高通信速度，改善信号传输频率的技术、增大用于并发传输的信号传输路径的数量的技术、减少信号传输损耗的技术、以及组合这些技术的技术是重要的。

作为对提高通信速度的技术的发展的努力，本发明人已经对在其上安装半导体部件的布线衬底之中构建的用于阻抗匹配的校正电路进行了研究。作为我们的研究结果，我们发现在布线衬底和半导体部件通过中介层电耦合的半导体器件中存在改进的余地。

将从本说明书中的以下详细描述和附图更显而易见得知本发明的上述和进一步的目的及新颖特征。

根据本发明的一个方面，在半导体器件中，第一信号传输路径包括：第一耦合部，用于使半导体部件与第二衬底电耦合；第二耦合部，用于使第二衬底与第一衬底电耦合；以及外部端子，该外部端子形成在第一衬底的第一后表面上。第一信号传输路径进一步包括：第一传输部，该第一传输部位于第二衬底之中以使第一耦合部与第二耦合部电耦合；以及第二传输部，该第二传输部位于第一衬底之中以使第二耦合部与外部端子电耦合。第一信号传输路径与第一电路部耦合，该第一电路部具有与位于第二传输部的中途的第一分支部耦合的一个边缘以及与第一电容元件耦合的另一个边缘，并且第一电容元件形成在第二衬底之中。

根据本发明的一个方面，半导体器件的性能增强。

附图说明

图1说明了包括根据本发明的第一实施例的半导体器件的电子设备的构成的示例；

图2说明了图1所示的电子设备的电路的构成的示例；

图3是图1所示的半导体器件中的一个的顶视图；

图4是图3所示的半导体器件的底视图；

图5是沿着图3的a-a线的放大截面图；

图6是图5所示的中介层的局部放大截面图；

图7示意性地说明了图5所示的半导体器件中的图2所示的高速传输路径的排列的示例；

图8是示出了构成图7所示的电容元件的电极的导体图案的放大平面图；

图9是示出了图7所示的校正电路和高速传输路径耦合的分支部及其附近的放大平面图；

图10是图8和图9所示的校正电路的放大截面图；

图11是与图5所示的布线衬底的通孔布线耦合的导体图案(通孔焊区)及其附近的放大平面图；

图12是与图6所示的中介层的通孔布线耦合的导体图案(通孔焊区)及其附近的放大平面图；

图13是示出了图10所示的示例的变型的放大截面图；

图14是示出了作为图8所示的示例的变型的构成电容元件的电极的导体图案的放大平面图；

图15示意性地说明了作为图7所示的示例的变型的半导体器件中的高速传输路径的排列的示例；

图16是示出了图15所示的校正电路的变型的放大平面图。

图17是示出图10所示的示例的变型的放大截面图；

图18是示出了图17所示的示例的变型的放大截面图；

图19示意性地说明了作为图7所示的示例的变型的用于使半导体器件中的半导体部件之间耦合的多个高速传输路径和信号传输路径的排列的示例；以及

图20是相对于图9所示的示例作为比较示例的在布线衬底中形成有校正电路的区域的附近的放大平面图。

具体实施方式

说明中的描述规则

本发明的优选实施例可以根据需要或为了方便起见而在不同的部分中分开描述，但是如此描述的实施例彼此不相关，除非另有明确说明。不管描述它们的顺序，一个实施例可以部分地是另一个的详细形式，或者一个实施例可以整体或部分地是另一个的变型。基本上，不重复对相同元件或事物的描述。在优选实施例中，构成元件不一定是必要的，除非在理论上是必要的或者对于上下文显然是必要的。

在本发明的实施例中的对材料或组合物的描述中，表述“x包括a”不排除包括除a以外的元素的材料或组合物，除非另有明确说明或者除非显然地上下文要求排除另一元素。如果该表述涉及成分，那么这意味着“x包含作为主要成分的a”。例如，很显然地术语“硅构件”不仅指由纯硅制成的构件，而且还指由sige(硅锗)合金或者另一类型的含有硅作为主要成分的多成分合金制成的构件或者含有另一添加剂的硅基构件。类似地，例如，术语“镀金”，“cu层”、以及“镀镍”不仅指由纯金、cu、以及镍制成的构件，而且还指由分别含有金、cu、以及镍作为主要成分的多成分材料制成的构件。

此外，即使当对元素指示了特定数值或量时，元素的数值或量可以大于或小于特定数值或量，除非另有明确说明或者除非理论上限于特定值或量或者除非上下文要求元素被限制为特定值或量。

在示出了优选实施例的所有附图中，相同或相似单元由相同或相似附图标记或数字来表示，并且不重复对其的基本描述。

关于附图，即使在截面图中，如果阴影可能会导致图表看起来复杂或者很容易将有关区域与空气间隙区分开，那么可以省略阴影等等。与此相关，如果从说明等等可显而易见地得知孔的外形，那么甚至对于平面封闭的孔可以省略背景轮廓。此外，即使图未示出截面，也可以添加阴影或点图案以澄清所涉及的区域不是空气间隙或者清楚地示出该区域的边界。

电子设备

首先，参考图1和图2，将描述多个半导体器件(半导体封装)被安装在母板上并且电信号在半导体器件之间传输的电子设备(通信设备)的示例。图1说明了包括根据本发明的第一实施例的半导体器件的电子设备的构成的示例。图2说明了图1所示的电子设备的电路的构成的示例。在图1中，为了清楚地示出半导体器件pkg1和半导体器件pkg2电耦合，由粗线示意性地表示高速传输路径sgp1。

图1所示的电子设备(电子装置)edv1包括布线板(母板、安装板)mb1、安装在布线板mb1上的半导体器件pkg1、以及安装在布线板mb1上的半导体器件pkg2。半导体器件pkg1和pkg2通过形成在布线板mb1中的信号传输路径sgp而电耦合。

更具体地，如图2所示，电子设备edv1具有多个信号传输路径sgp。在图2所示的示例中，信号传输路径sgp包括低速传输路径sgp2和高速传输路径sgp1。高速传输路径sgp1以第一传输速度传送电信号。低速传输路径sgp2以比第一传输速度慢的第二传输速度传送电信号。在图2所示的示例中，高速传输路径sgp1包括用于传送差分信号的一对差分信号传输路径dsp与dsn。

下面在通过作为高速传输路径sgp1的示例的一对差分信号传输路径dsp和dsn来传送差分信号的假设之下对该实施例进行描述。然而，本发明不仅可以应用于高速差分信号，而且还可以应用于其它类型的高速信号。例如，即使在通过单个信号传输路径sgp所传送的所谓单端信号的情况下，也可通过增大频率来进行高速传输。

在图2所示的示例中，半导体器件pkg1的半导体芯片(半导体部件)10具有与低速传输路径sgp2耦合的用于低速信号发送的电极(电极焊盘、芯片电极)txl。半导体芯片10还具有与高速传输路径sgp1耦合的用于高速信号发送的电极(电极焊盘、芯片电极)tx(具体地，发送一对差分信号的电极txp和txn)。

另一方面，半导体器件pkg2的半导体芯片20具有与低速传输路径sgp2耦合的用于低速信号接收的电极(电极焊盘)rxl。半导体芯片20还具有与高速传输路径sgp1耦合的用于高速信号接收的电极(电极焊盘)rx(具体地，接收一对差分信号的电极rxp和rxn)。

通过使电极txl和rxl电耦合所形成的低速传输路径sgp2例如以小于3gbps(每秒吉比特)的传输速度来传送电信号。通过使电极tx和rx电耦合所形成的高速传输路径sgp1例如以约5gbps到100gbps的传输速度来传送电信号。

为了抑制通过信号传输路径所传送的电信号的质量的劣化，期望发送(输出)阻抗、接收(输入)阻抗、以及传输路径中的阻抗彼此匹配。例如，如果信号传输路径被设计成具有50ω(欧姆)的特征阻抗，那么当发送阻抗和接收阻抗都是50ω时，可有效地传送信号。

然而，已经发现如果发送电极和接收电极通过简单地被设计为具有50ω的特征阻抗的信号传输路径而耦合，那么会发生由于信号反射所引起的信号质量劣化，特别是在高速信号传输路径中。

如果为了提高信号传输速度而增大信号输入/输出电路的操作频率，那么输入/输出元件(例如用于输入/输出的保护电路元件或电极焊盘)的寄生电容导致输入/输出元件(用于输入或输出的元件)的阻抗显着下降。例如，如果将输入/输出元件设计成具有50ω的阻抗并且以1.25ghz(吉赫兹)的频率操作，那么其阻抗下降到43ω。如果输入/输出元件以5ghz的频率操作，那么其阻抗下降到14ω。随着输入/输出元件的阻抗下降，在输入/输出元件和与其耦合的布线之间的接合点处可能会发生信号反射，这导致信号质量恶化。归因于反射的这种信号质量劣化可能发生在图2所示的用于高速信号发送的电极tx以及用于高速信号接收的电极rx中。

因此，本发明人已经探讨了通过在输入/输出元件附近提供用于阻抗匹配的校正电路来抑制由于高速传输路径中的输入/输出元件的阻抗下降所引起的信号质量劣化的方法。具体地说，本发明人已研究了通过校正电路imc经由信号反射来提高信号传输特性的方法，其中用于阻抗匹配的校正电路imc耦合到发送电极tx和接收电极rx中的每一个的附近。

校正电路imc在与位于高速传输路径中途的接合点相反的边缘处具有电容元件。电容元件距输入/输出元件的端子端部(例如电极tx或rx)的布线路径距离例如是信号频率的λ/4(1/4波长)。

如果电容元件例如位于如上所述的信号频率的λ/4的位置，那么图2所示的接收电极rx(即输入元件)操作如下。输入元件所接收到的信号被输入元件的寄生电容反射，并且反射波再次被校正电路imc的电容元件反射并以相移λ/2返回到输入元件端(输入端)。因此，输入元件的寄生电容所反射的波与校正电路imc的电容元件所反射的波相互抵消。因为插入在信号频率λ/4位置的电容元件由此消除了在与输入/输出元件耦合的布线的接合点处的信号反射，因此信号传输路径中的信号特性改善了。

另一方面，发送电极tx(即输出元件)操作如下。从输出元件端所发送的信号的一部分由于输出元件的寄生电容而被反射。信号的非反射部分被校正电路imc的电容元件部反射，并且以相移λ/2的方式返回到输出元件端(输出端)。因此，由于输出元件的寄生电容所反射的波与校正电路imc的电容元件所反射的波相互抵消。因为插入在信号频率λ/4位置的电容元件由此消除了在与输入/输出元件耦合的布线的接合点处的信号反射，因此信号传输路径中的信号特性改善了。

电容元件距输入/输出元件的端子端部的距离是等于波长λ的四分之一的长度，这取决于信号传输路径(在图2所示的示例中高速传输路径sgp1)中的所需信号频带中的频率。等于波长λ的四分之一的长度可以是理想布线长度λ/4或在理想布线长度λ/4的容许误差范围中。例如，允许误差范围为λ/4的±20％。因为输入输出元件实际上不是单纯的电容或电阻，而是这些的组合，因此即使布线长度为λ/4或理想的布线长度，也不能得到最佳特性。此外，在输入/输出元件的端子端部上的或者在校正电路imc的电容元件上的电容反射可能不适时地取决于由布线路径的电容组件(c)与电阻组件(r)的乘积(cr)所确定的时间常数。为此，必须考虑到信号反射的不适时的程度来确定电容元件距输入/输出元件的端子端部的距离。如果是这样的话，则应考虑到模拟结果或实际的测量结果来确定电容元件距输入/输出元件的端子端部的最佳距离。其结果是，在一些情况下，电容元件距输入/输出元件的端子端部的距离例如是在λ/8至λ/4的范围中。

在使用校正电路imc来改善信号传输特性的方法中，校正电路imc必须与多个信号传输路径中的每一个耦合。另外，如上所述，因为随着信号传输频率增大，输入/输出元件的阻抗大大下降，因此必须在反射信号的校正电路imc中的若干点提供电容元件。因此，构成电容元件的导体图案所占据的面积增大。此外，为了增大信号传输路径的数量，必须对信号传输路径形成许多布线，但是许多电容元件的存在减少了用于形成信号传输路径布线的资源。因此，布线衬底的平面尺寸以及布线衬底中的布线层的数量必须增加并且布线结构变得复杂。从另一个观点来看，由于对布线衬底的平面尺寸以及布线层的数量的限制，信号传输路径的数量受到限制。

半导体器件

接下来，将描述根据该实施例的半导体器件的结构。在该部分中，将概述半导体器件的基本结构，并且在下一部分中，将对与高速信号传输路径耦合的校正电路进行详细地说明。

从这一部分开始，将对作为典型示例的半导体器件pkg1进行说明，尽管在图1和图2中示出了半导体器件pkg1和半导体器件pkg2。如上所述，校正电路imc的使用对于用于发送的半导体器件pkg1以及用于接收的半导体器件pkg2都是有效的。因此，通过将图7所示的高速传输路径sgp1的箭头方向变为从外部端子cp3到半导体芯片10的方向，可将下面所给出的对半导体器件pkg1的说明应用于半导体器件pkg2，但在此不再重复对半导体器件pkg2的说明。

图3是图1所示的半导体器件中的一个的顶视图。图4是图3所示的半导体器件的底视图。图5是沿着图3的a-a线的放大截面图。图6是图5所示的中介层的局部放大截面图。

为了便于理解，在图3至图5中示出了少量的端子，端子的数量不局限于图3至图5所示的端子数量。这里所示的结构可以应用于具有诸如焊盘1pd、底面端子43、或者焊区3ld这样的100至10000个端子的半导体器件。为了便于理解，在图5中省略了图6所示的中介层40的布线4w。

如图3和图5所示，根据该实施例的半导体器件pkg1包括布线衬底(第一衬底，封装衬底)30、安装在布线衬底30上的中介层(第二衬底，中继板)40、以及安装在中介层40上的半导体芯片10。通过中介层40将半导体芯片10安装在布线衬底30上。

如图5所示，布线衬底30具有通过中介层40将半导体芯片10安装在其上的顶面(表面，芯片安装表面，第一前表面)3t、与顶面3t相反的底面(表面，封装表面，第一后表面)3b、以及位于顶面3t与底面3b之间的侧面3s。如图3所示，布线衬底30在平面图中具有方形形状。

中介层40具有安装半导体芯片10的顶面(表面，芯片安装表面，第二前表面)4t、与顶面4t相反的底面(表面，封装表面，第二后表面)4b、以及位于顶面4t与底面4b之间的侧面4s。如图3所示，中介层40在平面图中具有方形形状。中介层40被安装在布线衬底30上，其中底面4b与布线衬底30的顶面3t相面对。

半导体芯片10具有前表面(主表面，顶面)10t、与前表面10t相反的后表面(主表面，底面)10b、以及位于前表面10t与后表面10b之间的侧表面10s。如图3所示，半导体芯片10在平面图中具有方形形状。在图5所示的示例中，按照形成有多个焊盘(电极，芯片电极，电极焊盘)的前表面10t与中介层40的顶面4t相面对这样的方式，将半导体芯片10安装在中介层40上。将这种安装方法称为面朝下安装方法。将半导体芯片10与中介层40电耦合而表面保持焊盘1pd与中介层40的顶面4t相面对的方法称为倒装芯片耦合方法。

布线衬底30是半导体器件pkg1的基底材料，并且如图4所示在布线衬底30的底面3b上形成了作为半导体器件pkg1的外部端子的多个焊球sb。在图4所示的示例中，焊球(外部端子，电极，外部电极)sb排列成行和列(阵列图案，矩阵图案)。每个焊球sb与焊区(外部端子，电极，外电极)3ld耦合(参见图5)。

像半导体器件pkg1这样的在封装表面上具有排列成行和列的多个外部端子(焊球sb，焊区3ld)的半导体器件被称为面阵列半导体器件。在面阵列型半导体器件pkg1中，布线衬底30的封装面(底面3b)可有效地用作外部端子的空间，因此这种类型的半导体器件是理想的，因为即使当外部端子的数量增加时也可抑制半导体器件pkg1的所需封装面积增大。简而言之，即使当半导体器件pkg1具有更大数量的外部端子以应对更高功能性或更高集成度的趋势时，也可以紧凑的方式封装具有数量增加的外部端子的半导体器件pkg1。

在图4所示的示例中，关于布线衬底30的平面尺寸(平面图中的尺寸，顶面3t和底面3b的尺寸，外部尺寸)，布线衬底30具有一侧的长度例如为12mm至60mm左右的方形或矩形的形状。关于布线衬底30的厚度(高度)，如图5所示的顶面3t距底面3b的距离例如是0.3mm至1.3mm左右。

布线衬底30是用于使安装在顶面3t上的中介层40与作为图1所示的母板(封装板)的布线板mb1电耦合的中继板。布线衬底30具有用于使作为芯片安装表面(设备安装表面，部件安装表面)的顶面3t与作为封装表面的底面3b电耦合的多个布线层(在图5所示的示例中为六层)wl1，wl2，wl3，wl4，wl5，wl6。每个布线层具有作为用于供应电信号或电力的路径的导体布线图案，并且被用于路径之间的隔离的绝缘层31覆盖。在厚度方向上相邻的布线层通过诸如通路布线3v或通孔布线3tw这样的层间导电路径电耦合。

在布线层当中，最靠近顶面3t的布线层wl1大多被作为阻焊膜的绝缘层31t覆盖。在布线层当中，最靠近底面3b的布线层wl6大多被作为阻焊膜的绝缘层31b覆盖。

布线衬底30例如是通过堆积方法使多个布线层层叠在作为树脂浸渍玻璃纤维的预浸材料的绝缘层(芯材料，芯绝缘层)31c的上方和下方而形成的。与绝缘层31c的顶面3ct相邻的布线层wl3和与绝缘层31c的底面3cb相邻的布线层wl4通过埋设在按照使绝缘层31c从顶面3ct和底面3cb中的一个穿透到另一个表面的方式形成的多个通孔中的多个通孔布线3tw而电耦合。

在布线衬底30的顶面3t上形成了与半导体芯片10电耦合的多个端子(接合焊盘，接合引线，芯片耦合端子)3bf。在布线衬底30的底面3b上形成了作为半导体器件pkg1的外部输入/输出端子的多个焊区3ld。端子3bf和焊区3ld通过在布线衬底30中所形成的布线3w、通路布线3v、以及通孔布线3tw而电耦合。

在图5所示的示例中，布线衬底30具有若干布线层层叠在作为布线衬底30的芯材料的绝缘层31c上方和下方这样的层压结构。作为图5所示的结构的变型，可以使用所谓的无芯衬底，在该无芯衬底中不提供诸如预浸材料这样的硬质材料的绝缘层31c，而是依次层叠绝缘层31和诸如布线3w这样的导体图案。如果使用无芯衬底，那么不形成通孔布线3tw并且布线层通过通路布线3v电耦合。虽然图5示出了布线衬底30具有六个布线层这样的示例，但是布线衬底可以具有七个或更多布线层或者五个或更少布线层。

布线衬底30具有按照围绕诸如布线3w这样的导体图案的方式而形成的大导电平面(导体图案)3pl。例如，稍后将说明的图9示出了被配备成围绕布线层wl2中的若干布线3w以及若干通路焊区3vl的导电体平面3pl。稍后将说明的图11示出了被配备成围绕布线层wl3中的通孔焊区3thl的导电体平面3pl。导体平面3pl是在未形成有诸如用于信号传输的布线或端子这样的导体图案的区域中形成的导体图案，并且它是用于供应参考电势或电源电势的路径的一部分。例如，在图5所示的wl1，wl2，wl3，wl4和wl5的每一个中提供了导体平面3pl。

在图5所示的示例中，焊球(焊料材料，外部端子，电极，外部电极)sb与每个焊区3ld耦合。焊球sb是用于当将半导体器件pkg1安装在布线板mb1上时使图1所示的布线板mb1的多个端子(未示出)与焊区3ld电耦合的导电构件。焊球sb是含有铅(pb)的sn-pb焊料构件或者基本上不含铅的无铅焊料构件。例如，无铅焊料材料包括锡(sn)、锡-铋(sn-bi)、锡-铜-银(sn-cu-ag)、以及锡-铜(sn-cu)。在这里，“无铅”是指按照rohs(有害物质限制)指令规定的铅(pb)的含量为0.1wt％或以下。

如图5所示，半导体器件pkg1包括安装在布线衬底30上的中介层40。将中介层40安装在布线衬底30的顶面3t上，其中其底面4b与布线衬底30的顶面3t相面对。中介层40是位于布线衬底30与半导体芯片10之间的中继板。作为该实施例的变型，可以将多个半导体芯片10安装在中介层40上。如果是这种情况，则半导体芯片10可以通过中介层40彼此电耦合。

如图6所示，中介层40是多个布线层层叠的多层布线衬底。在图6所示的示例中，中介层40从顶面4t开始依次共有八个布线层m1，m2，m3，m4，m5，m6，m7和m8。每个布线层具有诸如布线4w这样的导线图案并且相邻导体图案被绝缘层41覆盖。中介层40中的布线层数量不局限于图3中所示的布线层数量，并且其可以小于或大于8。

在图6所示的示例中，中介层40具有多个布线层层叠在作为基底材料的绝缘层(芯层，芯材料，芯绝缘层)41c上方和下方这样的层压结构。绝缘层41c是中介层40的基底材料并且例如是由绝缘材料，诸如浸渍有诸如环氧树脂这样的树脂的玻璃纤维，制成。

层叠在绝缘层41c上方和下方的绝缘层41例如是由诸如热固性树脂这样的有机绝缘材料制成的。或者，绝缘层41可以是由诸如二氧化硅(sio2)这样的玻璃材料(无机绝缘材料)制成的。如果绝缘层41是由无机绝缘材料制成的，则可提高作为每个布线层的基底的绝缘层41的平坦度，并且从而可减小布线4w的布线宽度或者可使布线4w的排列密度高于布线衬底30的布线3w的排列密度。例如通过堆叠方法可形成层叠在绝缘层41c上方和下方的布线层。

在中介层40的布线层中，布线图案以比布线衬底30的布线层更细的间距排列。在图6所示的示例中，布线衬底30的布线3w的厚度为15μm至20μm左右。另一方面，中介层40的布线4w的厚度为3μm～6μm左右。关于布线衬底30的布线层，在厚度方向上相邻布线层之间的距离为25μm至35μm左右。另一方面，关于中介层40的布线层，在厚度方向上相邻布线层之间的距离为3μm至8μm左右。由此可知，中介层40的布线层当中的在厚度方向上的相邻布线层之间的距离比布线衬底30的布线层当中的在厚度方向上的相邻布线层之间的距离要短。因为中介层40具有比布线衬底30更薄的导体图案，因此中介层40中的每个导体图案的宽度以及排列间距在平面图中可更小。例如，在本实施例中，图6所示的布线衬底30的每个布线层中的布线3w的最小宽度(布线宽度：在与布线延伸的方向相垂直的方向上的布线的长度)约为13μm。布线衬底30的每个布线层中的相邻导体图案之间的最小距离(间隔)约为13μm。另一方面，图6所示的中介层40的每个布线层中的布线4w的最小宽度约为2μm至6μm左右。中介层40的每个布线层中的相邻导体图案之间的最小距离(间隔)约为2μm至6μm左右。

简而言之，在根据本实施例的半导体器件pkg1中，将以比布线衬底30更高密度形成的中介层40安装在布线衬底30上，并且半导体芯片10通过中介层40与布线衬底30电耦合。这意味着与不提供中介层40时相比，与半导体芯片10耦合的许多布线路径可以以更高的密度排列。换句话说，通过在半导体芯片10与布线衬底30之间放置具有精细间距图案的中介层40，可增大与半导体芯片10耦合的布线路径的数量。

中介层40的布线层通过作为中间层导电路径的通路布线4v和通孔布线4tw电耦合。更具体地，绝缘层41c具有顶面41t以及与顶面41t相反的底面41b。绝缘层41c具有用于使它从顶面41t和底面41b中的一个穿透到另一个表面的多个通孔以及通过使导体埋设在通孔中而形成的多个通孔布线4tw。通孔布线4tw的每一个用作中间层导电路径，该中间层导电路径用于使位于绝缘层41c的顶面41t上方的布线层m4与位于绝缘层41c的底面41b下方的布线层m5电耦合。

层叠在绝缘层41c的顶面41t上方的布线层m4，m3，m2和m1通过多个通路布线4v彼此电耦合。层叠在绝缘层41c的底面41b下方的布线层m5，m6，m7和m8通过多个通路布线4v彼此电耦合。作为中介层40的布线层的排列的变型，层叠在绝缘层41c的顶面41t上方的布线层的数量可以不同于层叠在绝缘层41c的底面41b下方的布线层的数量，只要能够保持中介层40的形状。如果层叠在绝缘层41t的顶面41t上方的布线层的数量大于层叠在绝缘层41c的底面41b下方的布线层的数量，那么可增大不涉及通孔布线4tw的布线路径的布线层的数量并且同时可降低中介层40的厚度。

例如，通路布线4v如下形成。首先，绝缘层41形成为覆盖基底布线层，此后在绝缘层41的一部分中形成开口以部分地暴露基底布线层。此后，将导体埋设在开口中以形成通路布线4v。在形成了通路布线4v之后，将另一布线层层叠在通路布线4v上以使得上布线层和下布线层电耦合。

中介层40具有按照围绕诸如布线4w这样的导体图案的方式而形成的大导电平面(导体图案)4pl。例如，稍后将说明的图8示出了围绕布线层m6中的每个电极mp1的导电体平面4pl。此外，稍后将说明的图12示出了围绕布线层m5中的通孔焊区4thl的导电体平面4pl。与在布线衬底30中所形成的导体平面3pl一样(参见图5)，导体平面4pl是在未形成有诸如信号传输布线或端子这样的导体图案的区域中形成的导体图案，并且它是用于供应参考电势或电源电势的路径的一部分。例如，在图6所示的布线层m2,m3,m4,m5,m6和m7的每一个中提供了导体平面4pl。

在中介层40的顶面4t上形成了多个顶面端子(接合焊盘、端子、半导体部件安装表面端子、部件耦合端子)42(参见图6)。每个顶面端子42例如通过由焊料所制成的凸块电极1sb而与半导体芯片10的焊盘1pd耦合。在图6所示的示例中，与顶面端子42耦合的通路布线4v形成在顶面端子42的正下方(按照在厚度方向上与顶面端子42重叠的方式)。在这种情况下，不需要用于使通路布线4v与顶面端子42耦合的空间，使得可增大顶面端子42的排列密度。作为图6所示的示例的变型，为了使顶面端子42与通路布线4v耦合，可以在布线层m1中形成与顶面端子42耦合的引线布线(未示出)，以使得通路布线4v与顶面端子42通过引线布线耦合，尽管在图中未示出。

在该实施例中，焊料的球形电极用作图6所示的凸块电极1sb。然而，凸块电极1sb可以是其它各种形式。例如在铜(cu)或镍(ni)的导体柱的尖端面具有焊料膜的柱状凸块(柱状电极)可以用作凸块电极1sb。

在中介层40的底面4b上形成了多个底面端子(端子，焊接焊盘，焊区，布线衬底耦合端子)43。每个底面端子43例如通过焊料的凸块电极4sb等等与布线衬底30的端子3bf中的一个电耦合。

在图6所示的示例中，与底面端子43耦合的通路布线4v形成在底面端子43的正上方(按照在厚度方向上与底面端子43重叠的方式)。在这种情况下，不需要用于使通路布线4v与底面端子43耦合的空间，使得可增大底面端子43的排列密度。在图6所示的示例中，底面端子43的表面面积大于顶面端子42的表面面积。作为图6所示的示例的变型，与布线层m1的上述变型一样，为了使底面端子43与通路布线4v耦合，可以在布线层m8中形成与底面端子43耦合的引线布线(未示出)以使得通路布线4v与底面端子43通过引线布线耦合。

在图6所示的示例中，顶面端子42和底面端子43没有被绝缘膜覆盖并且从绝缘层41暴露。作为图6所示的示例的变型，可以形成用于覆盖顶面端子42的绝缘膜(阻焊膜)以及用于覆盖底面端子43的绝缘膜(阻焊膜)。在这种情况下，应在绝缘膜中形成开口以便顶面端子42和底面端子43分别部分地从该开口中的绝缘膜暴露，并且凸块电极1sb可与顶面端子42耦合，并且凸块电极4sb可与底面端子43耦合。

关于布线层的数量，除了中介层40的上述变型之外，可以以其它各种方式对中介层40做出修改。例如，作为图6所示的示例的变型，可以使用不具有绝缘层41c的所谓的无芯衬底。作为图6所示的示例的另一变型，可以采用诸如硅(si)衬底这样的半导体衬底用作基底材料，并且多个布线层层叠在半导体衬底的主表面上方这样的所谓的硅中介层。

然而，当形成具有多个布线层的布线衬底时，必须改善每个布线层的平坦度，以便减小每个布线的宽度以及布线之间的间隔。通常，当采用堆叠方法以使布线层层叠时，随着要层叠的布线层的数量越大，越难以确保上布线层的平坦度。在该实施例中所使用的形成绝缘层41c并且使布线层层叠在绝缘层41c的顶面41t和底面41b上的方法是可取的，因为可增加布线层的数量并且可提高每个布线层的平坦度。

如图3所示，半导体器件pkg1包括安装在中介层40的顶面4t上的半导体芯片10。如图6所示，半导体芯片10包括具有主表面11t的硅衬底(基底材料)11以及位于主表面11t上方的布线层12。在图6中，为了便于理解而示出了单个布线层，但是图6所示的布线层12具有比中介层40的布线层m1，m2和m3要薄的布线层层叠这样的层压结构。另外，为了便于理解，在每个布线层12中形成多个布线，虽然图中未示出。布线被绝缘层覆盖，该绝缘层使布线与相邻布线层彼此隔离。绝缘层例如是由诸如氧化硅(sio)这样的半导体氧化物制成的无机绝缘层。

在每个半导体芯片10的硅衬底11的主表面11t上形成诸如晶体管元件和二极管元件这样的多个半导体元件。半导体元件通过布线层12中的多个布线与形成在前表面10t上的多个焊盘1pd电耦合。

在该实施例中，将半导体芯片10的每一个安装在中介层40的顶面4t上，其中前表面10t与中介层40的顶面4t相面对。将该安装方法称为面朝下安装方法或倒装芯片耦合方法。在该倒装芯片耦合方法中，半导体芯片10和中介层40如下电耦合。

在半导体芯片10的布线层12上形成多个焊盘(表面电极，部件电极，电极焊盘)1pd。每个焊盘1pd的一部分从作为半导体芯片10的前表面101上的保护绝缘膜的钝化膜13暴露。焊盘1pd通过与焊盘1pd的暴露部分耦合的凸块电极1sb而与中介层40的顶面端子42电耦合。

已在将半导体芯片10直接安装在中介层40上这样的假设之下对该实施例进行了说明；然而，代替图5中所示的半导体芯片10，可以安装合并半导体芯片的半导体封装(半导体部件)。半导体部件可以是包含多个半导体芯片的半导体封装。

校正电路

接下来，将利用根据本实施例的半导体器件pkg1来描述形成用于阻抗匹配的校正电路并使其与高速传输路径耦合。作为典型示例，下面所述的图仅示出了半导体器件pkg1的多个(许多)高速传输路径sgp1当中的一个。这意味着，例如，如在随后参考图19所描述的半导体器件pkg6中，像下面描述的高速传输路径sgp1一样，高速传输路径sgp1中的每一个与校正电路imc1耦合。或者，半导体器件pkg1的许多高速传输路径sgp1中的一些可以在结构上与下面描述的高速传输路径sgp1相同。对于半导体器件pkg3(参见图15)、半导体器件pkg4(参见图17)、以及半导体器件pkg5(参见图18)也是如此。

图7示意性地说明了图5所示的半导体器件中的图2所示的高速传输路径的排列的示例。图8是示出了用于构成图7所示的电容元件的电极的导电图案的放大平面图。图9是示出了图7所示的校正电路与高速传输路径耦合的分支部及其附近的放大平面图。图10是图8和图9所示的校正电路的放大截面图。图11是与图5所示的布线衬底的通孔布线耦合的导体图案(通孔焊区)及其附近的放大平面图。图12是与图6所示的中介层的通孔布线耦合的导体图案(通孔焊区)及其附近的放大平面图。图20是相对于图9所示的示例作为比较示例的形成有布线衬底中的校正电路的区域的附近的放大平面图。

在图7中，为了易于理解高速传输路径sgp1以及与高速传输路径sgp1耦合的校正电路imc1，仅示出了一个高速传输路径sgp1以及与高速传输路径sgp1耦合的校正电路imc1的布线路径，并且省略其它布线路径。虽然图8、9、11、12、20是放大平面图，但是为了清楚地示出导体图案的轮廓，将阴影线应用于这些图中的导体图案。在图8、9、11、12、20中，由虚线表示与下布线层耦合的通路布线3v和4v的轮廓，并且由虚线表示与上布线层耦合的通路布线3v的轮廓。在图11和图12中，通孔布线3tw和4tw的轮廓由虚线表示。

如先前参考图2所描述的，高速传输路径sgp1传送差分信号。因此，图7所示的高速传输路径sgp1是图2所示的一对差分信号传输路径dsp和dsn中的一个。图8和图9示出了用于构成差分对的两个差分信号传输路径dsp和dsn。在差分信号传输路径中，构成差分对的两个布线路径沿着彼此延伸。就形状而言，差分信号传输路径dsp和dsn基本上彼此相同(类似或对称)，如在图8和9中所示的示例。

如图7所示，半导体器件pkg1的高速传输路径sgp1形成为使半导体芯片10和焊球sb耦合并且其与布线衬底30中的校正电路imc1耦合。在校正电路imc1中，在一个边缘处的分支部br1与高速传输路径sgp1耦合，并且另一个边缘处的电容元件cap1形成在中介层40中。

更具体地，高速传输路径sgp1具有用于使半导体芯片10与中介层40电耦合的耦合部cp1(第一耦合部)。耦合部cp1包括半导体芯片10的焊盘1pd和凸块电极1sb以及中介层40的顶面端子42。高速传输路径sgp1还具有用于使中介层40和布线衬底30耦合的耦合部(第二耦合部)cp2。耦合部cp2包括中介层40的底面端子43和凸起电极4sb以及布线衬底30的端子3bf。此外，高速传输路径sgp1具有形成在布线衬底30的底面3b上的外部端子cp3。外部端子cp3是包括布线衬底30的焊区3ld以及焊球sb的耦合部。高速传输路径sgp1具有位于中介层40中的用于使耦合部cp1和cp2电耦合的传输部(第一传输部)tp1，以及位于布线衬底30中的用于使耦合部cp2和外部端子cp3电耦合的传输部(第二传输部)tp2。高速传输路径sgp1与校正电路(第一电路部)imc1耦合，其中一个边缘与位于传输部tp2中途的分支部(第一分支部)br1耦合，并且另一边缘与电容元件(第一电容元件)cap1耦合。校正电路imc1的电容元件cap1与中介层40耦合。

电容元件cap1具有形成在如图8和10所示的中介层40的布线层中的一个(图8和图10所示的示例中的布线层m6)中的电极mp1。在电极mp1的周围形成向其供应参考电势或电源电势的导电平面4pl。通过电极mp1与周围导体平面4pl之间的电容耦合产生了电容元件cap1的电容。

如上所述，在利用图2所示的校正电路imc来改善信号传输特性的方法中，校正电路imc必须与每个信号传输路径耦合。根据校正电路imc的位置，由于对布线衬底的平面尺寸以及布线层的数量的限制，信号传输路径的数量受到限制。例如，如果如图20所示在布线衬底30h中形成了电容元件caph，那么通过增加电容元件caph的电极mph的面积而获得所需的电容。图20所示的电极mph的平面形状几乎是圆形并且其直径约为220μm。电极mph的直径大于与通路耦合3v(通路耦合焊区，通路焊区3vl)耦合的部分的直径的两倍(约100μm)。电极mph的直径与图5所示的形成在布线层wl3中的导体图案当中的要与通孔布线3tw(图11所示的通孔焊区3thl)耦合的部分的面积几乎相同。如果如图20所示若干电容元件在一个传输路径中耦合，那么每个传输路径的占用面积应增加。因此，用于传输路径的布线的排列的资源将减少，从而限制了信号传输路径的数量。

因此，在该实施例中，如图8所示在中介层40中形成电容元件cap1以增加布线衬底30中的用于信号传输路径的布线的排列的资源。换句话说，在该实施例中，在布线衬底30中不形成在校正电路imc1中具有相对大的占用面积的电容元件cap1的电极mp1。因此，可减少布线衬底30中的校正电路imc1的占用面积。

例如，如图9所示，在根据该实施例的布线衬底30中，通路布线3v与分支部br1耦合。该通路布线3v是作为校正电路imc1(参见图7)的一部分的布线路径，以使图8所示的电容元件cap1与分支部br1电耦合，并且通路布线3v本身不需要起电容元件的作用。因此，与通路布线3v耦合的分支部br1的导电图案的面积小于图20所示的电极mph的面积。在图9所示的示例中，分支部br1的导体图案(与分支部br1的通路布线3v耦合的通路焊区3vl)的面积几乎等于与除了与分支部br1耦合的通路布线之外的通路布线3v耦合的导体图案(通路焊区3vl)的面积。在图9所示的示例中，分支部br1的平面形状是大致圆形，并且其直径约为100μm。简而言之，分支部br1的面积不大于图20所示的电极mph的面积的25％。

即使当中介层40的布线密度等于布线衬底30的布线密度或者中介层40的布线密度低于布线衬底30的布线密度时，也可减小布线衬底30中的校正电路imc1的占用面积。然而，由于下述原因，希望在具有相对高的布线密度的中介层40中形成电容元件cap1。

中介层40具有各种导体图案，其不仅包括图6所示的布线4w，而且还包括图8所示的通路布线4v、通孔布线4tw、电极mp1以及图12所示的通路焊区4vl和通孔焊区4thl。布线衬底30还具有各种导体图案，其不仅包括图6和9中所示的布线3w，而且还包括图11所示的通路布线3v、通孔焊区3vl、通孔布线3tw、以及通孔焊区3thl。在上面的说明中，将在中介层40或布线衬底30中形成的导体图案的排列密度称为“布线密度”，在下面的说明中，将上述“密度”称为“布线密度”或“导体图案排列密度”。

如上所述，图6所示的中介层40的布线4w以比布线衬底30的布线3w更细的间距(更小的间距)排列。在图10所示的示例中，中介层40的布线4w的宽度小于布线衬底30的布线3w的宽度。在中介层40中，在平面图中相邻导体图案之间的距离小于布线衬底30中的相邻导体图案之间的距离。例如，如图8所示的电容元件cap1的电极mp1与围绕电极mp1的导体平面(导体图案)4pl之间的距离小于如图9所示的布线3w与围绕布线3w的导体平面(导体图案)3pl之间的距离。简而言之，形成在中介层40中的导体图案的排列密度高于形成在布线衬底30中的导体图案的排列密度。

当如在本实施例中以相对较高的导体图案的排列密度在中介层40中形成电容元件cap1(参见图7)时，电容元件的电极之间的距离小并且从而可减小电极mp1获得所需电容所需的面积。例如，为了获得与图20中所示的电容元件caph的电容相同的电容电平，图8中所示的电极mp1的面积仅为图20中所示的电极mph的面积的一半或更小。在图8所示的示例中，电极mp1的平面形状大致为圆形并其直径约为100μm。

如上所述，在该实施例中，在导体图案的排列密度相对较高的中介层40中形成电容元件cap1的电极mp1，因此对于半导体器件pkg1整体而言可减小校正电路imc1的占用面积。因此，即使高速传输路径的数量增加，也可抑制半导体器件pkg1的所需尺寸的增大。

如上所述形成在中介层40中的导体图案的排列密度高于布线衬底30中的导体图案的排列密度的实施例可以表示如下。也就是说，如图10所示，中介层40的布线层当中的在厚度方向上的相邻布线层之间的距离比布线衬底30的布线层当中的在厚度方向上的相邻布线层之间的距离更短。

参考图10，在中介层40的厚度方向上的与电极mp1相面对的导电平面4pl被认为是用于与电极mp1一起产生电容或者在电极之间产生电容的另一电极。参考图10，在形成在布线层m5中的导体平面4pl与形成在布线层m6中的电极mp1之间，以及在形成在布线层m7中的导体平面4pl与形成在布线层m6中的电极mp1之间，产生电容。如果电极mp1和导电平面4pl彼此面对的区域是恒定的，那么当布线层m5与m6之间的距离或布线层m6与m7之间的距离较短时，电容元件cap1的电容值较大。反之，当布线层m5与m6之间的距离或布线层m6与m7之间的距离较短时，即使电极mp1的面积很小，电容元件cap1的电容值也可增大。简而言之，因为中介层40的布线层当中的在厚度方向上的相邻布线层之间的距离小于布线衬底30的布线层当中的在厚度方向上的相邻布线层之间的距离，因此可减小电极mp1的面积。当电极mp1的面积减小时，即使高速传输路径的数量增加，也可抑制半导体器件pkg1的所需尺寸的增加。

根据该实施例的用于在中介层40中形成电容元件cap1的上述方法的另一种方案可以是在中介层40中形成图7所示的分支部br1。在这种情况下，可减小布线衬底30中的校正电路imc1的占用面积。

然而，因为具有相对较高的导体图案的排列密度的中介层40的布线4w的截面面积小于布线衬底30的布线3w的截面面积，因此布线4w的阻抗很大。为此，当中介层40中的信号传输路径的布线路径距离较长时，由于大的布线阻抗引起的损耗(插入损耗)较大。因此，从降低这种插入损耗的观点来看，期望缩短中介层40中的高速传输路径sgp1的布线路径距离。

在该实施例中，如图7所示，在布线衬底30中形成了校正电路imc1和高速传输路径sgp1耦合的分支部br1，具体地说，在该实施例中，高速传输路径sgp1通过传输部tp1被引到布线衬底30，并且在布线衬底30的传输部tp2的中途分支到校正电路imc1和高速传输路径sgp1。这意味着传输部tp1的布线路径距离可很短。在图7所示的示例中，传输部tp1的布线路径距离比传输部tp2的布线路径距离更短。因而通过缩短形成在具有相对高的导体图案排列密度的中介层40中的传输部tp1的布线路径距离可降低插入损耗。

在该实施例中，如图7所示，在布线衬底30的布线层当中的布线层wl2中形成了校正电路imc1和高速传输路径sgp1耦合的分支部br1。当分支部br1至少形成在布线衬底30中的某处时，如上所述可降低插入损耗。因此，作为该实施例的变型，分支部br1可以形成在如图7所示的布线层wl1，wl3，wl4，wl5和wl6中的一个中。

然而，像如图5所示的该实施例中的布线衬底30一样，当布线衬底30具有在厚度方向上穿透作为芯绝缘层的绝缘层31c的通孔布线3tw时，通孔布线3tw与通孔焊区3thl(参见图11)耦合以作为布线层wl3和wl4中的大导体图案。图11所示的通孔焊区3thl的面积大于图9所示的通孔焊区3vl的面积，例如大于或等于四倍。在该大的通孔焊区3thl与周围导体平面3pl之间所产生的寄生电容很大。为此，当通孔焊区3thl被包括在图7所示的校正电路imc1的中途时，必须考虑通孔焊区3thl所引起的信号反射的影响。

因此，为了便于由校正电路imc1对阻抗匹配进行控制，期望在图5所示的绝缘层31c与顶面3t之间的一个布线层(即布线层wl1，wl2和wl3中的一个)中形成校正电路imc1和高传输路径sgp1耦合的分支部br1。如图5所示，在布线层wl1中形成布线衬底30的端子3bf。因此，为了便于如图9所示的用于使分支部br1与通路布线3v耦合的布线3w的排列，期望在图5所示的布线层wl2或wl3中形成分支部br1。

在根据该实施例的示例中，如图10所示，在中介层40的布线层当中的布线层m6中形成用于构成位于校正电路imc1的一个边缘上的电容元件cap1的一部分的电极mp1。如果至少在中介层40中的某处形成了电极mp1，那么如上所述可减小布线衬底30中的校正电路imc1的占用面积。因此，作为该实施例的变型，电极mp1可以形成在布线层m1，m2，m3，m4，m5，m7和m8中的一个中。

然而，在布线层m1中形成多个顶面端子42，并且在布线层m8中形成多个底面端子43，因此，为了增大电极mp1的排列的自由度，期望在布线层m1与m8之间的一个布线层中形成电极mp1。

如果像根据该实施例中的中介层40一样如图10所示中介层40具有在厚度方向上穿透作为芯绝缘层的绝缘层41c的通孔布线4tw，那么通孔布线4tw与通孔焊区4thl(参见图12)耦合以作为布线层m4和m5中的大导体图案。图12所示的通孔焊区4thl的面积小于图11中所示的通孔焊区3thl的面积，并且其直径例如约为100μm。因此，从易于由校正电路imc1对高速传输路径sgp1的阻抗匹配进行控制的观点来看，期望通孔焊区4thl不被包含在校正电路imc1中的中途。

因此，从易于由校正电路imc1对阻抗匹配进行控制的观点来看，期望在图10所示的绝缘层41c与底面4b之间的布线层(即布线层m5，m6，m7和m8中的一个)中形成用于构成电容元件cap1的电极mp1。

另一方面，如果阻抗匹配所需的电容很大，那么通孔焊区4thl(参见图12)的寄生电容可以用作阻抗匹配的辅助电容。例如，如果图10所示的电极mp1形成在绝缘层41c与顶面4t之间的布线层(即布线层m1，m2，m3和m4中的一个)中，那么两个或更多个通孔焊区4thl被插入到校正电路imc1的布线路径中。

如果阻抗匹配所需的电容很大，那么像作为变型的图13所示的电极mp2一样，通过通路布线4v使形成在多个布线层中的导体图案电耦合，可以形成用于构成电极元件cap1的一部分的电极mp2。图13是示出了图10所示的示例的变型的放大截面图。因为图13所示的电极mp2的面积大于图10所示的电极mp1的面积，因此电容元件cap1的电容值可增大。此外，因为电极mp2是按照在布线层m6和m7这两者上延伸的方式形成的，因此可抑制每个布线层中的电极mp2的占用面积的增加。这增大了布线层中的布线排列的自由度。

如上参考图8所说明的，在该实施例中，用于构成电容元件cap1的电极mp1大致为圆形(圆形电极mp1的一部分与圆形通路焊区4vl的一部分重叠)。与诸如布线这样的线性延伸的长窄导体图案相比较，如图8所示的非线性导体图案可以表示如下。也就是说，电极mp1是其宽度大于如图9所示的用于构成布线衬底30的传输部tp2的布线3w的宽度的导体图案。此外，电极mp1具有比中介层40的布线4w(参见图10)的宽度更大的宽度。

电极mp1可以采用其它各种形状，例如，像图14所示的一个那样作为线性延伸的导体图案的电极mp3可以替代上述电极mp1。图14是示出了作为图8所示的电极的变型的用于构成电容元件的电极的导电图案的放大平面图。即使在像图14所示的电极mp3那样的线性延伸的导体图案的情况下，也产生取决于通过电介质(例如图10所示的绝缘层41)彼此面对的导体图案的面积的电容。如果电极mp1是线性延伸的导体图案，那么期望导体图案的一个边缘被终止而同时与其它导体图案隔离。

图14所示的电极mp3可以描述如下。也就是说，电极mp3具有位于校正电路imc1中的分支部br1(参见图7)的一侧上的边缘(第一边缘)edg1。电极mp3还具有边缘edg2，该边缘edg2与边缘edg1相反并且与除电极mp3之外的导电图案相间隔。电极mp3还具有用于使边缘edg1和edg2耦合的延伸部wrp1。

延伸部wrp1的宽度(在与延伸方向相垂直的方向上的长度)不受到限制。在图14所示的示例中，它不大于图9所示的布线3w的宽度。即使当延伸部wrp1的宽度如此小时，如果延伸部wrp1的长度足够，那么电容值可增加。

如果电容元件cap1形成为像电极mp3这样的长窄导体图案，那么延伸部wrp1可以具有如图14所示的弯曲部分(尽管图14示出了它具有弯曲部分，但是它可以具有曲线状部分)。因为延伸部wrp1的中间部分可弯曲，因此当排列许多校正电路imc1时，与使用图8所示的电极mp1时相比，校正电路imc1的排列自由度更高。在电极mp3中，延伸部wrp1可以具有如图14所示的弯曲的中间部分，但是替代地，延伸部wrp1可以是直的而没有任何弯曲部分，尽管未示出。

该实施例已经针对如图2所示的用于传送差分信号的高速传输路径sgp1进行了描述。在图14所示的示例中，与差分信号传输路径dsp耦合的校正电路imc1以及与差分信号传输路径dsn耦合的校正电路imc1沿着彼此延伸。如图14所示，如果与差分信号传输路径dsp耦合的电极mp3的延伸部wrp1具有弯曲部分，那么与另一差分信号传输路径dsn耦合的电极mp3的延伸部wrp1可以类似地具有弯曲部分。然而，校正电路imc1不需要像差分信号传输路径dsn和dsp一样沿着彼此延伸，只要可形成所需的电容元件。例如，可以在与差分信号传输路径dsp耦合的校正电路imc1和与差分信号传输路径dsn耦合的校正电路imc1之间提供用于供应参考电势的布线，虽然未示出。或者，与差分信号传输路径dsp耦合的校正电路imc1和与差分信号传输路径dsn耦合的校正电路imc1可以在不同方向上延伸。

如图7所示，通过传输部tp1将与高速传输路径sgp1耦合的校正电路imc1引到布线衬底30，并且在布线衬底30的传输部tp2中校正电路imc1中途从高速传输路径sgp1分支出来。因此，具有相对高的布线阻抗的中介层40中的高速传输路径sgp1的布线路径距离缩短。

然而，为了提高图2所示的高速传输路径sgp1的数量，可能存在如下情况：对于许多高速传输路径中的一些的布线必须排列在图6所示的中介层40的内部。如果是这种情况，那么在中介层40内部的具有长布线路径距离的高速传输路径中，在输入/输出元件的端子端部上的或者在校正电路imc的电容元件上的信号反射将不适时地取决于由布线路径的电容分量(c)和电阻分量(r)的乘积(cr)确定的时间常数。更具体地说，在中介层40中，布线4w(参见图6)的截面面积将小于布线衬底30中的布线3w(参见图6)的截面面积，并且从而布线阻抗将更大，从而导致信号反射在时间上延迟。因此，必须缩短从用于阻抗匹配的电容元件到输入/输出元件的端子端部的距离。

因此，如在图15中所示的变型中，高速传输路径中的一些可以与中介层40中的电容元件cap2耦合。图15示意性地说明了作为图7所示的示例的变型的半导体器件中的高速传输路径的排列的示例。图15所示的半导体器件pkg3与图7所示的半导体器件pkg1的不同之处在于一些高速传输路径与中介层中的校正电路imc2的电容元件cap2耦合。图15所示的与高速传输路径sgp3耦合的校正电路imc2与校正电路imc1的不同之处在于它不是形成在布线衬底30中，而是耦合在中介层40中。

更具体地说，半导体器件pkg3除了具有上面参考图7所描述的高速传输路径sgp1之外，还具有与半导体芯片10耦合的高速传输路径sgp3。高速传输路径sgp3具有使半导芯片10和中介层40电耦合的耦合部cp4(第三耦合部)。耦合部cp4包括半导芯片10的焊盘1pd和凸块电极1sb以及中介层40的顶面端子42。高速传输路径sgp3还具有使中介层40和布线衬底30耦合的耦合部cp5(第四耦合部)。耦合部cp5包括中介层40的底面端子43和凸块电极4sb以及布线衬底30的端子3bf。此外，高速传输路径sgp3具有形成在布线衬底30的底面3b上的外部端子cp6。外部端子cp6是包括布线衬底30的焊区3ld以及焊球sb的耦合部。高速传输路径sgp3具有位于中介层40中以使耦合部cp4和cp5电耦合的传输部(第三传输部)tp3以及位于布线衬底30中以使耦合部cp5和外部端子部cp6电耦合的传输部(第四传输部)tp4。高速传输路径sgp3与校正电路(第二电路部)imc2耦合，其中一个边缘与位于传输部tp3中途的分支部(第二分支部)br2耦合，并且另一边缘与电容元件(第二电容元件)cap2耦合。校正电路imc2的电容元件cap2与中介层40耦合。

图15所示的传输部tp3的布线路径距离比传输部tp1的布线路径距离更长。因此，在高速传输路径sgp3中，归因于布线阻抗的信号损耗(插入损耗)大于高速传输路径sgp1中的信号损耗。从降低半导体器件pkg3中的信号损耗的角度来看，期望高速传输路径sgp3的整个布线路径距离短于高速传输路径sgp1的布线路径距离。在图15所示的示例中，传输部tp4的布线路径距离短于传输部tp2的布线路径距离。传输部tp3和tp4的布线路径距离之和短于传输部tp1和tp2的传输路径距离之和。因此，可降低高速传输路径sgp3整体的插入损耗。

半导体器件pkg3具有多个高速传输路径sgp1和多个高速传输路径sgp3，尽管未示出。在这种情况下，期望插入损耗较小的高速传输路径sgp1的数量大于高速传输路径sgp3的数量。

为了清楚地表明校正电路imc2与传输部tp3的中间部分耦合，图15示出了校正电路imc2在分支部br2处分支的实施例。然而，如果整个校正电路imc2形成在中介层40中，那么高速传输路径sgp3和校正电路imc2不需要彼此分离。例如，如图16所示，可以将构成电容元件cap2的一部分的电极mp4插入到传输部tp3的中途。此外，虽然未示出，但是可以对图15所示的变型与图14所示的变型进行组合。具体地说，像图14所示的电极mp2这样的线性延伸的导体图案可以用于图15所示的电容元件cap2的电极15。

图10示出了使用具有绝缘层41c作为芯绝缘层的中介层40的实施例。作为图10中的示例的变型，像图17所示的半导体器件pkg4一样，半导体器件可以具有使用半导体衬底作为基底材料的中介层40a。图17是示出了图10所示的示例的变型的放大截面图。图18是示出了图17所示的示例的变型的放大截面图。

图17所示的半导体器件pkg4的中介层40a与图10所示的中介层40的不同之处在于它具有其有着主表面45t的衬底(半导体衬底，基底材料)45以及在厚度方向上穿透衬底45的多个贯通电极4tsv。此外，中介层40a与中介层40的不同之处在于其不具有如图10所示的绝缘层41c和通孔布线4tw。

中介层40a的衬底45是半导体基底材料，并且在该实施例中，例如它是由硅(si)制成的。可以将由硅制成的衬底称为硅衬底。硅衬底被广泛地用在半导体晶片制造处理中。层叠在衬底45上的布线层m1，m2，m3和m4是利用通过使布线层层叠在半导体晶片上来形成电路的技术而形成的。为此，以比布线衬底30中更细的间距(更小的间距)形成包括布线层m1，m2，m3和m4的多个布线4w的导体图案。

中介层40a具有在厚度方向上(从主表面45t和底面4b中的一个到另一个表面的方向)穿透衬底45的多个贯通电极4tsv。贯通电极4tsv是通过将诸如铜(cu)这样的导体埋设于在厚度方向上穿透衬底45的通孔中而形成的导电路径。在每个贯穿电极4tsv中，一个边缘与底面端子43耦合，而另一边缘通过布线层m2，m3和m4中的布线4w与顶面端子42耦合。

图17示出了上面参考图7所述的电容元件cap1位于使用半导体衬底的中介层40a中的实施例。在图17所示的示例中，在中介层40a的衬底45与顶面4t之间层叠的一个布线层(在图17所示的示例中布线层m4)中形成电容元件cap1的一个电极mp5的导电图案(第一导体图案)。电极mp5可以具有与图8所示的电极mp1或图14所示的电极mp3相同的形状。通过在平面图中围绕电极mp5的导体图案(在图17所示的示例中布线层m4中的导体平面4pl)与电极mp5之间的电容耦合，产生电容元件cap1的电容。此外，通过在厚度方向上与电极mp5相重叠的导体图案(在图17所示的示例中布线层m3中的导体平面4pl)与电极mp5之间的电容耦合，产生电容元件cap1的电容。

电极mp5通过中介层40a的贯通电极4tsv(第一贯通电极)中的一些与高速传输路径sgp1(分支部br1)电耦合。换句话说，校正电路imc1的电容元件cap1通过中介层40a的贯通电极4tsv(第一贯通电极)中的一些与高速传输路径sgp1(分支部br1)电耦合。校正电路imc1的电容元件cap1包括形成在位于衬底45的主表面45t与中介层40a的顶面4t之间的布线层中的电极(第一导体图案)mp5。

在图17所示的示例中，电极mp5形成在布线层m4中；然而，替代地，电极mp5可以形成在布线层m2或m3中。尽管电极mp5可以形成在布线层m1中，但是多个顶面端子42形成在布线层m1中，并且从提高电极mp5的排列自由度的观点来看，期望在布线层m2，m3和m4的一个中形成电极mp5。像上面参考图13所描述的电极mp2一样，图17所示的电极mp5可以形成在若干布线层中，并且通过通路布线4v(参见图13)彼此耦合。因为在中介层40a的布线层当中的布线层m5中形成了多个底面端子43，因此如果电极mp5形成在布线层m5中，那么将难以产生足够的电容。

图18所示的实施例包括图17所示的电容元件cap1的排列的进一步变型。图18所示的半导体器件pkg5的中介层40b与图17所示的半导体器件pkg4的中介层40a的不同之处在于其具有从衬底45的主表面45t朝着底面4b的方向延伸的导体图案mp6。除上述之外的半导体器件pkg5的元件与图17中所示的半导体器件pkg4相同并且省略其描述。

图18所示的中介层40b的导体图案mp6起到电容元件cap1的电极的作用。衬底45是通过使作为基底材料的半导体材料掺杂有杂质而制备的，并且它具有归因于杂质的p型(正型)或n型(负型)导电特性。当将诸如金属这样的导体材料埋设在掺杂有杂质的半导体衬底中时，在导体材料与衬底45之间产生寄生电容。为此，在图18所示的中介层40b的导体图案mp6与衬底45之间产生寄生电容，并且该寄生电容可用作校正电路imc1的电容元件cap1的一部分。当难以增大电极mp5的面积时，像该实施例的使用导电图案mp6作为电容元件cap1的一部分是特别有效的。

导体图案mp6通过电极mp5(其可以起布线4w的作用)与高速传输路径sgp1(分支部br1)电耦合。因此，导体图案mp6可用作位于校正电路imc1的一个边缘上的电容元件cap1的一部分。换句话说，校正电路imc1的电容元件cap1包括从衬底45的主表面45t朝着中介层40b的底面4b的方向延伸的导体图案mp6，并且它通过电极mp5与高速传输路径sgp1电耦合。

在图18所示的多个贯通电极4tsv当中，像导电图案mp6一样，作为校正电路imc1的一部分的贯通电极4tsv起到电容元件cap1的一部分的作用。然而，因为像导体图案mp6一样贯通电极4tsv必须至少与底面端子43耦合，深夜几乎不可能在衬底的主表面45t与底面4b之间的中途终止它。因此，从控制电容元件cap1的电容的角度来看，期望使用电极元件cap1的电极mp5或导体图案mp6。

如果导体图案mp6起到电容元件cap1的一部分的作用，那么导体图案mp6的深度(在从主表面45t到底面4b的方向上的长度)越大，其越好。在图18所示的示例中，导体图案mp6的长度是衬底45的厚度(从主表面45t到底面4b的距离)的一半或以上。换句话说，与衬底45的主表面45t相比，导体图案mp6的尖端更接近中介层40b的底面4b。

在上面参考图7所描述的实施例中，将单个半导体芯片10安装在中介层40上；然而，安装在中介层40上的半导体芯片(半导体部件)的数量不限于一个；替代地，像图19所示的半导体器件pkg6一样，可以将多个半导体芯片(半导体部件)10安装在中介层40c上。图19示意性地示出了作为图7中的示例的变型的用于使半导体器件中的半导体部件之间耦合的多个高速传输路径以及信号传输路径的排列的示例。

图19所示的半导体器件pkg6与图7所示的半导体器件pkg1的不同之处在于将多个半导体芯片(半导体部件)10安装在中介层40c上。例如，半导体器件pkg6包括作为具有存储电路(存储器电路)的存储器芯片的半导体芯片(半导体部件)10a以及作为具有对存储器电路的操作进行控制的控制电路的逻辑芯片(逻辑封装)的半导体芯片(半导体部件)10b。半导体芯片10b不仅具有控制电路而且还具有用于将信号发送到存储器电路并且接收来自存储器电路的信号的内部接口电路。半导体芯片10b具有用于与半导体器件pkg6的外部装置传输信号的外部接口电路(例如图1所示的半导体器件pkg2)。

相反，作为存储器芯片的半导体芯片10a具有用于将信号发送到作为逻辑芯片的半导体芯片10b并且接收来自半导体芯片10b的信号的内部接口电路。半导体芯片10a主要接收来自半导体芯片10b的信号并向其发送信号，并且几乎不(或从不)向外部装置发送信号以及接收来自其的信号。因此，与半导体芯片10a耦合的信号传输路径中的大部分(至少一半或全部)是用于在半导体芯片10a与半导体芯片10a之间传送信号的信号传输路径sgp4。换句话说，半导体芯片10a通过多个信号传输路径sgp4与半导体芯片10b电耦合。

从抑制通过信号传输路径sgp4所传送的信号的质量劣化的观点来看，期望缩短信号传输路径sgp4的布线路径距离。在图19所示的示例中，信号传输路径sgp4优先地排列在位于作为芯绝缘层的绝缘层41c与顶面4t之间的布线层m2，m3和m4中。换句话说，在位于绝缘层41c与底面4b之间的布线层m5，m6和m7中不形成信号传输路径sgp4。信号传输路径sgp4与通孔布线4tw不耦合。

相反，在位于绝缘层41c与底面4b之间的布线层m5，m6，m7中形成构成形成在中介层40c中的多个电容元件cap1的多个电极mp1(参见图8)。在图19所示的示例中，因为在布线层m5，m6和m7中没有形成信号传输路径sgp4，因此用于形成多个电容元件cap1的空间是可用的。相反地，在图19所示的示例中，因为在布线层m2，m3和m4中没有形成构成在中介层40c中所形成的电容元件cap1的电极mp1(参见图8)，因此布线层m2，m3和m4中的信号传输路径sgp4的布线资源增加。

如上所述，在图19所示的实施例中，在位于绝缘层41c与底面4b之间的布线层m5，m6和m7中未形成多个信号传输路径sgp4。基本上，信号传输路径sgp4应优先地形成在布线层m2，m3和m4中。这意味着信号传输路径sgp4的一些可以形成在布线层m5，m6和m7中的一个中。在这种情况下，期望通过布线层m5，m6和m7中的一个行进的信号传输路径sgp4的数量小于不是通过布线层m5，m6和m7中的一个行进的信号传输路径sgp4的数量。

到目前为止已参考其优选实施例对本发明人所做出的发明进行了具体说明。然而，本发明并不局限于此，并且很明显的是在不脱离本发明的主旨的情况下可以以各种方式对这些细节做出修改。

在上述实施例中，将半导体芯片安装在中介层上。然而，替代地，可以将包含半导体芯片的半导体封装安装在中介层上。

此外，用于构成上述校正电路中的电容元件的电极的平面形状不局限于图8所示的大致圆形的导体图案和图14所示的线性导体图案，而可以以各种方式对其做出修改。例如，它可以是多边形或各种图案的组合。

上面对以上第一实施例的若干变型进行了说明。可以采用这些变化的组合。