本发明实施例涉及半导体器件、鳍式场效晶体管器件及其形成方法。
背景技术：
：：半导体集成电路(ic)产业经历了指数增长。ic材料和设计的技术进展已生产数代ic，其中每一代具有比前一代更小且更复杂的电路。在ic演进过程中，一般来说，增加功能密度(即，每芯片面积的互连器件的数目)，同时减小几何大小(即，可使用制造过程产生的最小组件或线路)。这样的按比例缩小工艺通常通过提高生产效率和降低相关联成本来提供益处。这种按比例缩小亦提高了加工及制造ic的复杂度，且对于这些待实现的进展，需要ic加工及制造的类似发展。举例来说，例如鳍式场效晶体管(fin-typefield-effecttransistor,finfet)的三维晶体管已经引入以代替平面晶体管。虽然现有finfet器件和形成finfet器件的方法通常对于其预期的目的已足够，但是他们没有在所有方面完全令人满意。技术实现要素：根据本发明的一些实施例，一种半导体器件包括衬底、在衬底上方的栅极以及在栅极与衬底之间的栅介电层。栅介电层包括具有大于约8的介电常数且处于非晶态的氧化物抑制层(oxide-inhibitinglayerhavingadielectricconstantgreaterthanabout8andbeinginanamorphousstate)。附图说明当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据产业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的关键尺寸。图1a到图1h为根据一些实施例的形成finfet器件的方法的示意性透视图。图2a到图2b为根据替代性实施例的形成finfet器件的方法的示意性透视图。图3为根据一些实施例的形成finfet器件的方法的流程图。图4为根据一些实施例的半导体器件的横截面图。图5为根据替代性实施例的半导体器件的横截面图。具体实施方式以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明。当然，这些组件和布置仅为实例且并不旨在进行限制。举例来说，在以下描述中，第二特征在第一特征上方或上的形成可包括第二特征和第一特征直接接触地形成的实施例，且还可包括额外特征可在第二特征与第一特征之间形成使得第二特征和第一特征可不直接接触的实施例。另外，本发明可以在各种实例中重复参考标号和/或字母。此重复是出于简化及清楚的目的，且本身并不指定所论述的各种实施例及/或配置之间的关系。此外，空间相关术语(例如“在...之下”、“在...下方”、“下部”、“在...上”、“在...上方”、“在...之上”、“在...上方”、“上部”及类似者)可在本文中为易于描述而使用，以描述图式中所说明的一个构件或特征与另一构件或特征的关系。除图中所描绘的定向以外，空间相关术语旨在涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。图1a到图1h为根据一些实施例的形成finfet器件的方法的示意性透视图。参考图1a，提供具有一或多个鳍片102的衬底100。在一些实施例中，衬底100包括第iv族元素或第iii-v族半导体化合物，例如，si、ge、sige、gaas、inas、ingaas或其类似物。在一些实施例中，衬底100包括硅衬底、绝缘体上硅(silicon-on-insulator,soi)衬底，或由其它合适的半导体材料构成的衬底。取决于设计要求，衬底100可为p型衬底或n型衬底且其中可具有掺杂区。掺杂区可经配置用于n型finfet器件或p型finfet器件。在一些实施例中，一或多个鳍片102在第一方向上延伸。在一些实施例中，形成具有鳍片102的衬底100的方法包括在块状(bulk)衬底上形成掩模层，并使用掩模层作为蚀刻掩模来移除块状衬底的一部分。在替代性实施例中，形成具有鳍片102的衬底100的方法包括执行侧壁图像转移(sidewallimagetransfer,sit)技术。在一些实施例中，鳍片102经氧化以分别在鳍片102的表面上形成终止层，且所述终止层充当蚀刻终止层以用于后续的虚设栅极移除步骤。仍参考图1a，衬底100还具有形成于其上的隔离层104。在一些实施例中，隔离层104遮盖鳍片102的下部部分并暴露鳍片102的上部部分。在一些实施例中，隔离层104为浅沟槽隔离(shallowtrenchisolation,sti)结构。隔离层104包括介电材料，例如，氧化硅。形成隔离层104的方法包括形成覆盖鳍片102的隔离材料层，并使用化学机械抛光(chemicalmechanicalpolishing,cmp)及/或回蚀刻以移除隔离材料层的一部分。在一些实施例中，鳍片102为有源鳍片且在形成隔离层之前形成。在替代性实施例中，至少一些鳍片102为虚设鳍片且在形成隔离层之后由有源鳍片代替。另外，鳍片102包括与衬底100的材料相同或不同的材料。仍参考图1a，虚设栅极106形成于衬底100上且跨越鳍片102。在一些实施例中，虚设栅极106的延伸方向不同于(例如，垂直于)鳍片102的延伸方向。虚设层106包括含硅材料，例如，多晶硅、非晶硅或其组合。在一些实施例中，可选掩模层形成于虚设栅极106上，且掩模层包括氧化硅、氮化硅、其组合或其类似物。在一些实施例中，形成虚设层106的方法包括将虚设材料层沉积于衬底100上，所述虚设材料层覆盖鳍片102，接着通过光刻和蚀刻工艺来图案化所述虚设材料层。此后，间隔件110形成于虚设栅极106的侧壁上。在一些实施例中，间隔件110包括含氮介电材料、含碳介电材料或两者，且间隔件具有小于约10、小于9、小于8、小于约7、小于约6或甚至小于约5的介电常数。在一些实施例中，间隔件110包括sin、sicn、siocn、sior(其中r为烷基，例如ch3、c2h5或c3h7)、sic、sioc、sion、其组合或其类似物。在一些实施例中，间隔件110由单一材料组成。在替代性实施例中，间隔件110中的每一者为多层结构。在一些实施例中，形成间隔件110的方法包括在隔离层104上形成至少一个间隔材料层，所述间隔材料层覆盖虚设栅极106，接着通过至少一个各向异性蚀刻工艺来移除间隔材料层的一部分。参考图1b，多个源极/漏极区112形成于虚设栅极106的两个相对侧处。确切地说，两个源极/漏极区112形成于每一鳍片102的两侧。在一些实施例中，通过使用合适的技术(例如，各向异性蚀刻工艺)移除鳍片102的经暴露上部部分，并因此在隔离层104中形成凹口108。在一些实施例中，使用虚设栅极106及间隔件110作为蚀刻掩模，移除将鳍片102的经暴露上部部分。也就是说，形成凹口108的步骤被视为自对准蚀刻步骤。在一些实施例中，加大(enlarging)步骤及/或圆化(rounding)步骤可包括于凹口形成步骤之后，因此所得凹口轮廓可具有类钻石(diamond-like)形状、类桶(bucket-like)形状或类似形状。此后，通过选择性地从凹口108生长外延层而形成源极/漏极区112。确切地说，源极/漏极区112形成于凹口108内且沿对应间隔件110的侧壁向上延伸。在一些实施例中，源极/漏极区112包括硅锗、碳化硅或磷化硅。在一些实施例中，源极/漏极区112包括用于p型finfet器件的硅锗(sige)。在替代性实施例中，源极/漏极区112包括用于n型finfet器件的碳化硅(sic)、磷化硅(sip)、sicp或sic/sip多层结构。在一些实施例中，源极/漏极区112可任选地按需要植入有n型掺杂剂或p型掺杂剂。在一些实施例中，相同侧的相邻源极/漏极区112彼此分开，如图1b中所示。在替代性实施例中，相同侧面的相邻源极/漏极区112相连。在形成源极/漏极区112之后，可通过硅化源极/漏极区112的顶部部分来形成硅化物区。参考图1c，介电层114形成于虚设栅极106的侧边或周围。介电层114包括氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸玻璃(phosphosilicateglass,psg)、硼硅酸玻璃(borosilicateglass,bsg)、硼掺杂磷硅酸玻璃(boron-dopedphosphosilicateglass,bpsg)；其组合或其类似物。在一些实施例中，介电层114由单一材料组成。在替代性实施例中，介电层114包括多层结构。可通过合适的制造技术(例如，旋转涂布、cvd、可流动cvd、pecvd、ald、组合或其类似物)填充介电层114直到其顶表面高于虚设栅极106的顶表面为止。随后执行平坦化步骤(例如cmp)以移除多余的介电层。在一些实施例中，将虚设栅极106用作抛光终止层，以使得介电层114的顶表面与虚设栅极106的顶表面实质在同一水平上。在一些实施例中，接触蚀刻终止层(contactetchstoplayer,cesl)形成于形成源极/漏极区112的步骤之后及形成介电层114的步骤之前，且cesl包括sin、sic或其类似物。此后，移除虚设栅极106以在介电层114中形成沟槽113。移除步骤包括执行合适的蚀刻工艺。在一些实施例中，在移除虚设栅极106的步骤期间同时移除鳍片102的表面上的终止层(例如，氧化硅层)。参考图1d，于沟槽113的表面上沉积氧化物抑制层116。确切地说，氧化物抑制层116形成于沟槽113的侧壁及底部上及每一鳍片102的顶部及侧壁上。在一些实施例中，氧化物抑制层116与鳍片102实体接触(physicalcontact)。本文中，术语“氧化物抑制层(oxide-inhibitinglayer)”被称作用于抑制氧化膜的生长的构件。确切地说，氧化物抑制层内或氧化物抑制层的表面上不存在氧化物。在一些实施例中，氧化物抑制层为无氧化物层(oxide-freelayer)。在一些实施例中，氧化物抑制层116具有大于约8的介电常数。在一些实施例中，氧化物抑制层116包括氮化铝(aln)、氮化铟(inn)、氮化镓(gan)、氮化铊(tln)、其组合或其类似物。所述组合可为包括上文提到的材料中的至少两种的多层结构或例如algan、algainn或其类似物的混合组合物。在一些实施例中，形成氧化物抑制层116的方法包括执行合适的沉积技术，例如，化学气相沉积(cvd)、等离子增强型cvd(plasma-enhancedcvd,pecvd)、原子层沉积(plasma-enhancedcvd,ald)、远距等离子ald(remoteplasmaald,rpald)、等离子增强型ald(plasma-enhancedald,peald)、分子束沉积(molecular-beamdeposition,mbd)或类似方法。应注意，氧化物抑制层116以相位稳定非晶态(phase-stableamorphousstate)形成，以便防止泄漏电流沿颗粒边界通过并且因此防止底层构件受到损坏。本文中，通过本发明实施例的描述，非晶态的氧化物抑制层116被称作非晶氧化物抑制层。此外，氧化物抑制层116的高介电常数值(大于8)有利于明显减小栅介电层的有效氧化物厚度(effectiveoxidethickness,eot)。还应注意，氧化物抑制层的形成减小dit(指界面陷阱密度或界面状态密度)，减小jg(指泄漏电流)并减小电容等效厚度(capacitanceequivalentthickness,cet)，所以器件的可靠性因此改善。参考图1e，对氧化物抑制层116执行等离子处理118。在一些实施例中，等离子处理118用于钝化及/或清洗氧化物抑制层116的表面并修复氧化物抑制层116内的缺陷空位及/或氮空位。在一些实施例中，对氧化物抑制层116的等离子处理118促进cet、dit及jg的进一步改善。在一些实施例中，等离子处理118包括使用含氮气体及含氢气体。在一些实施例中，等离子处理118包括使用氮气(n2)和氢气(h2)。在替代性实施例中，等离子处理118包括使用氮气(n2)和氨气(nh3)。本文中，将经等离子处理的氧化物抑制层标示为氧化物抑制层116a。在等离子处理118之后，氧化物抑制层116a保持非晶态。参考图1f，高介电常数层(下文简称为“高k层”)120沉积于氧化物抑制层116a上。确切地说，高k层120保形地形成于氧化物抑制层116a的表面上。在一些实施例中，高k层120具有大于约10的介电常数。确切地说，高k层120的介电常数大于氧化物抑制层116/116a的介电常数。在一些实施例中，高k层120为单层。在替代性实施例中，高k层120为多层结构。在一些实施例中，高k层120包括下部高k层及上部高k层，且下部高k层的介电常数在氧化物抑制层116a的介电常数与上部高k层的介电常数之间。举例来说，氧化物抑制层116a的介电常数大于约8，下部高k层的介电常数大于约10，且上部高k层的介电常数大于约12。在一些实施例中，高k层120包括金属氧化物，例如，zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio、其组合或合适的材料。在替代性实施例中，高k材料120可任选地包括硅酸盐(silicate)，例如，hfsio、lasio、alsio、其组合或合适的材料。在一些实施例中，形成高k层120的方法包括执行至少一种合适的沉积技术，例如，cvd、pecvd、金属氧化物化学气相沉积(metaloxidechemicalvapordeposition,mocvd)、ald、rpald、peald、mbd或类似方法。在一些实施例中，高k层120以完全非晶态(fullyamorphousstate)形成。在替代性实施例中，高k层120形成于部分结晶态(partiallycrystallinestate)中；也就是说，高k层120以混合的结晶-非晶态(mixedcrystalline-amorphousstate)形成且具有一定程度的结构顺序。在又一些替代性实施例中，高k层120以完全结晶态(fullycrystallinestate)形成。高k层120的介电常数可取决于材料是非晶还是结晶而变化。结晶态的材料的介电常数通常大于非晶态的相同材料的介电常数。参考图1g，对高k层120执行可选退火步骤122。在一些实施例中，在退火步骤122之后，高k层120从非晶态转换成部分或完全结晶态。在替代性实施例中，在退火步骤122之后，高k层120从部分结晶态转换成完全结晶态。在一些实施例中，退火步骤122的退火温度介于约300℃到1,500℃(例如从约400℃到1,000℃)的范围。退火温度取决于高k层120的转换或结晶温度而变化，且温度范围不受上文提到的数值限制。本文中，将经退火的高k层标示为高k层120a。应注意，氧化物抑制层116a为相位稳定的非晶态，因此等离子处理118及退火步骤122并不改变氧化物抑制层116a的状态/相位。在退火步骤122之后，氧化物抑制层116a保持非晶态，且氧化物抑制层116a上方的高k层120a转换为结晶态。但是，可按需要省略退火步骤122。在此情况下，氧化物抑制层116a保持非晶态，且氧化物抑制层116a上方的高k层120保持其原始状态，例如，非晶态或结晶态。对于任一情况，非晶氧化物抑制层116a充当阻挡层从而阻挡泄漏电流穿过。参考图1g，栅极124(或被称作“替代栅极”)形成于沟槽113中。确切地说，栅极124填充剩余沟槽113。在一些实施例中，栅极124包括金属，例如，tin、tac、tan、tasin、hfn、zrsi2、mosi2、tasi2、nisi2、wn或其类似物。当本发明的器件为n型finfet器件时，栅极124包括n型功函数金属材料。当本发明的器件为p型finfet器件时，栅极124包括p型功函数金属材料。栅极124由合适的沉积技术(例如，cvd、ald、pvd、溅射、电镀、其组合或类似方法)形成。由此完成本发明实施例的finfet器件10。在一些实施例中，将氧化物抑制层引入衬底与高k层之间，以便抑制低k硅酸盐界面层(low-ksilicateinterfaciallayer)的形成，从而导致cet减小。此外，氧化物抑制层以相位稳定的非晶态形成，以便防止泄漏电流沿颗粒边界通过且因此防止底层构件受到损坏。因此，改善了cet、dit及jg，且增强器件的效能。上文提到的实施例中，氧化物抑制层116a与鳍片102实体接触，其出于说明的目的而且不将所述实施例解释为限制本发明。在一些实施例中，氧化物抑制层116未与鳍片102实体接触。图2a到图2b为根据替代性实施例的形成finfet器件的方法的示意性透视图。图1a到图1h的方法与图2a到图2b的方法类似，其之间的差异在于图2a到图2b的方法中，在氧化物抑制层116a与鳍片102中的每一者之间进一步提供氧化物基层。参考图2a，提供图1c的中间结构，且氧化物基层115至少形成于鳍片102的表面上。在一些实施例中，氧化物基层115与鳍片102实体接触。本文中，术语“氧化物基层(oxide-basedlayer)”被称作含氧构件。在一些实施例中，氧化物基层115具有小于约8、小于约6或甚至小于约4的介电常数。在一些实施例中，氧化物基层115包括氧化硅、氮氧化硅、其组合或其类似物。在一些实施例中，氧化物基层115形成于沟槽113的侧壁及底部上及每一鳍片102的顶部及侧壁上。在一些实施例中，形成氧化物基层115的方法包括执行合适的沉积技术，例如，cvd、pecvd、ald、rpald、peald、mbd或类似方法。在替代性实施例中，氧化物基层115仅形成于每一鳍片102的顶部及侧壁上，且此类氧化物基层115可通过热氧化形成。在又一些替代性实施例中，氧化物基层115可为提供鳍片102之后形成于鳍片102的表面上的终止层，且终止层在移除虚设栅极106的步骤期间实质上保持完整。在一些实施例中，氧化物基层115处于非晶态。在替代性实施例中，氧化物基层115处于结晶态。在又一些替代性实施例中，氧化物基层115处于混合的结晶-非晶态。只要提供非晶态的氧化物抑制层以用于阻挡泄漏电流穿过，氧化物基层115的状态/相位并不重要。仍参考图2a，氧化物抑制层116沉积于氧化物基层115上。确切地说，氧化物抑制层116保形地形成于氧化物基层115的表面上。随后执行与图1d至1h中所描述的那些步骤类似的步骤。如图2b中所示，由此完成本发明实施例的finfet器件20。类似地，将氧化物抑制层引入衬底与高k层之间，以便改善cet、dit及jg且因此增强器件的效能。上文所提到的工艺步骤可参考图3的流程图简明地说明。在步骤302处，提供衬底100，衬底100具有至少一个鳍片102、跨越至少一个鳍片102的虚设栅极106以及在虚设栅极106侧边的介电层114，如图1a至图1b中所示。在步骤304处，移除虚设栅极106以在介电层114中形成沟槽113，如图1c及图2a中所示。在步骤306处，至少于至少一个鳍片102的表面上形成可选氧化物基层115，如图2a中所示。在步骤308处，将具有大于约8的介电常数的非晶氧化物抑制层116沉积于沟槽113的表面上，如图1d及图2a中所示。在一些实施例中，非晶氧化物抑制层11形成为与至少一个鳍片102接触，如图1d中所示。在替代性实施例中，非晶氧化物抑制层116形成为与氧化物基层115接触而未与至少一个鳍片102接触，如图2a中所示。在步骤310处，对非晶氧化物抑制层116执行等离子处理118，以便形成非晶氧化物抑制层116a，如图1e中所示。在步骤312处，将具有大于约10的介电常数的高k层120沉积于非晶氧化物抑制层116a上，如图1f中所示。在步骤314处，对高k层120执行退火步骤122，以便形成高k层120a，如图1g中所示。在一些实施例中，在退火步骤122之后，高k层120a的状态/相位转换为结晶态。在步骤316处，于沟槽113中形成栅极124，如图1h及图2b中所示。参考图1h及图2b描述本发明的finfet器件的结构。在一些实施例中，finfet器件10/20包括：具有至少一个鳍片102的衬底100、包括跨越至少一个鳍片102的含金属材料的栅极124、在栅极124与至少一个鳍片102之间的栅介电层、在栅极124的侧壁上的间隔件110，以及在至少一个鳍片102的两端处的源极/漏极区112。在一些实施例中，栅介电层包括氧化物抑制层116a和高k层120a，如图1h中所示。在此情况下，氧化物抑制层116a与至少一个鳍片102接触。在一些实施例中，氧化物抑制层116a的介电常数小于高k层120a的介电常数。举例来说，氧化物抑制层116a具有大于约8的介电常数，且高k层120a具有大于约10的介电常数。在一些实施例中，非晶氧化物抑制层和结晶高k层具有小于约0.4nm或小于约0.3nm的组合eot。在替代性实施例中，栅介电层包括氧化物基层115、氧化物抑制层116a以及高k层120a，如图2b中所示。在此情况下，氧化物抑制层116a未与至少一个鳍片102接触。在一些实施例中，氧化物抑制层116a的介电常数小于高k层120a的介电常数同时大于氧化物基层115的介电常数。举例来说，氧化物基层115具有小于约8的介电常数，抑制层116a具有大于约8的介电常数，且高k层120a具有大于约10的介电常数。在一些实施例中，氧化物基层115包括氧化硅、氮氧化硅或其组合。在一些实施例中，氧化物抑制层116a包括非晶态的金属氮化物，例如，氮化铝、氮化铟、氮化镓、氮化铊、其组合或其类似物。在一些实施例中，高k层120a包括结晶态的金属氧化物。上文提到的实施例中，本发明的方法应用于finfet器件工艺，其出于说明的目的而且不将所述实施例解释为限制本发明。在替代性实施例中，所公开的方法可应用于平面器件工艺。图4为根据一些实施例的半导体器件的横截面图。图5为根据替代性实施例的半导体器件的横截面图。如图4及图5中所示，半导体器件30/40包括：衬底200、在衬底200上方的栅极224、在栅极224与衬底200之间的栅介电层、在栅极224的侧壁上的间隔件210以及在栅极224侧边的衬底200中的源极/漏极区212。在一些实施例中，衬底200为平面衬底。栅极224包括含硅材料、含金属材料或其组合。在一些实施例中，栅介电层包括氧化物抑制层216a及高k层220a，如图4中所示。在此情况下，氧化物抑制层216a与衬底200接触。在一些实施例中，氧化物抑制层216a的介电常数低于高k层220a的介电常数。举例来说，氧化物抑制层216a具有大于约8的介电常数，且高k层220a具有大于约10的介电常数。在替代性实施例中，栅介电层包括氧化物基层215、氧化物抑制层216a以及高k层220a，如图5中所示。在此情况下，氧化物抑制层216a未与衬底200接触。在一些实施例中，氧化物抑制层216a的介电常数小于高k层220a的介电常数同时大于氧化物基层215的介电常数。举例来说，氧化物基层215具有小于约8的介电常数，抑制层216a具有大于约8的介电常数，且高k层220a具有大于约10的介电常数。考虑到以上内容，在一些实施例中，将非晶氧化物抑制层引入结晶高k层与衬底之间以抑制低k硅酸界面层的形成，从而导致cet减小。此外，jg还由非晶氧化物抑制层抑制三个数量级。另外，由于来自对非晶氧化物抑制层的等离子处理的氢钝化，可达成dit的减小。此外，归因于氮空位的失活(deactivation)，等离子处理进一步减小cet、dit以及jg。通过本发明的沉积，器件的效能及可靠性因此改善。根据本发明的一些实施例，半导体器件包括衬底、在衬底上方的栅极以及在栅极与衬底之间的栅介电层。栅介电层包括具有大于约8的介电常数且处于非晶态的氧化物抑制层。在上述半导体器件中，所述衬底具有在第一方向上延伸的至少一个鳍片，并且所述栅极在不同于所述第一方向的第二方向上延伸且跨越所述至少一个鳍片。在上述半导体器件中，所述衬底为平面衬底。在上述半导体器件中，所述氧化物抑制层包括氮化铝、氮化铟、氮化镓、氮化铊或其组合。在上述半导体器件中，所述栅介电层进一步包括在所述氧化物抑制层与所述栅极之间的高介电常数层，且所述高介电常数层的介电常数大于所述氧化物抑制层的所述介电常数。在上述半导体器件中，所述高介电常数层处于结晶态。在上述半导体器件中，所述栅介电层进一步包括在所述氧化物抑制层与所述衬底之间的氧化物基层。在上述半导体器件中，所述栅极包括含硅材料、含金属材料或其组合。根据本发明的替代性实施例，finfet器件包括具有至少一个鳍片的衬底、跨越至少一个鳍片配置的栅极以及在栅极与至少一个鳍片之间的栅介电层。栅介电层包括具有大于约8的介电常数且处于非晶态的氧化物抑制层及具有大于约10的介电常数且处于结晶态的高k层。在上述finfet器件中，所述氧化物抑制层与所述至少一个鳍片实体接触。在上述finfet器件中，所述氧化物抑制层未与所述至少一个鳍片实体接触。在上述finfet器件中，所述氧化物抑制层包括氮化铝、氮化铟、氮化镓、氮化铊或其组合。在上述finfet器件中，所述氧化物抑制层为无氧化物层。在上述finfet器件中，所述高介电常数层包括下部高介电常数层以及上部高介电常数层，并且所述下部高介电常数层的介电常数在所述氧化物抑制层的所述介电常数与所述上部高介电常数层的介电常数之间。根据本发明的又一些替代性实施例，形成finfet器件的方法包括以下步骤。提供具有至少一个鳍片、跨越至少一个鳍片的虚设栅极以及在虚设栅极侧边的介电层的衬底。移除虚设栅极从而在介电层中形成沟槽。将具有大于约8的介电常数的非晶氧化物抑制层沉积于沟槽的表面上。对非晶氧化物抑制层执行等离子处理。于沟槽中形成栅极。在上述方法中，所述非晶氧化物抑制层包括氮化铝、氮化铟、氮化镓、氮化铊或其组合。在上述方法中，所述等离子处理包括使用含氮气体以及含氢气体。在上述方法中，在执行所述等离子处理的步骤之后，其进一步包括将具有大于约10的介电常数的高介电常数层沉积于所述非晶氧化物抑制层上。在上述方法中，在沉积所述高介电常数层的步骤之后，其进一步包括对所述高介电常数层执行退火步骤，以使得所述高介电常数层转换为结晶态。在上述方法中，在形成所述非晶氧化物抑制层的步骤之前，其进一步包括至少在所述至少一个鳍片的表面上形成氧化物基层。前文概述若干实施例的特征使得所属领域的技术人员可更好地理解本发明的各方面。本领域技术人员应理解，其可易于使用本发明作为用于设计或修改用于实现本文中所引入的实施例的相同目的及/或获得相同优点的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。当前第1页12当前第1页12