碳化硅半导体器件的制作方法

本发明涉及碳化硅半导体器件，特别是涉及被用作功率用半导体器件的碳化硅pn结二极管半导体器件。

背景技术：

近年来，作为能够实现高耐压且低损耗的下一代的半导体器件，使用碳化硅(SiC)的碳化硅半导体器件得到瞩目。相比于在以往的半导体器件中使用的硅(Si)，SiC的绝缘破坏电场强度约为10倍，所以碳化硅半导体器件特别期待应用于高耐压的功率用半导体器件。

高耐压的功率用半导体器件之一有pn结二极管。在以往的SiCpn结二极管中，为了元件分离、阳极端的电场集中缓和，在阳极部形成有台面(mesa)构造(例如专利文献1)。而且，有将该台面构造并非形成为垂直而形成为倾斜的例子(例如专利文献2)。另外，已知通过在台面周边部设置P型的电场缓和层，从而在碳化硅半导体N型层和电场缓和层的PN结中形成耗尽层，碳化硅半导体器件的截止(OFF)状态、即被施加恒定的电压的静态状态下的电场被缓和(例如专利文献2)。

现有技术文献

专利文献1：日本特开2007-165604号公报

专利文献2：日本特开2009-10120号公报

技术实现要素：

然而，在如专利文献1那样在阳极部中形成垂直台面构造的情况下，导致电场集中到台面端部。发明人发现虽然如专利文献2那样通过将台面形状设为倾斜而并非垂直，从而能够使电场不仅分散到台面端部而且还分散到阳极端部，但在专利文献2的构造中在切换时电场集中到台面端部以及阳极端部，有可能导致元件不良。在切换时电场集中到台面端部以及阳极端部的机制认为是如下。

如上所述，在碳化硅半导体器件的截止状态、即被施加恒定的电压的静态状态下，利用通过导入电场缓和层而形成的耗尽层来保持电压，不会对阳极端部以及台面端部施加高电场。但是，在碳化硅半导体器件从导通(ON)状态切换到截止状态的切换状态下，由于高速地被施加高电压所以来不及清除来自耗尽层区域的电荷，有时耗尽层端到达阳极端部以及台面端部，电场集中到阳极端部以及台面端部。特别是，在碳化硅半导体器件中，受主能级(acceptor level)比以往的硅半导体深，以及比硅深的能级多，所以在切换时来不及清除电荷，电场缓和未被充分地发挥的情形较多。

为了在这样的切换时也进行电场缓和，考虑使电场缓和层中的p型杂质量增加来抑制耗尽层的延伸的对策，但如果考虑切换时的电场缓和而使电场缓和层的p型剂量最佳化，则导致静态的截止状态下的电场增大而有可能导致耐压降低。即，在以往的碳化硅半导体器件中，难以同时实现静态的截止状态下的电场缓和和动态的切换时的电场缓和，难以充分地提高元件耐压。

本发明是为了解决如上所述的问题而完成的，其目的在于提供一种碳化硅半导体器件，能够抑制截止状态下的电场集中，并且缓和切换时的电场，提高元件耐压。

本发明所涉及的碳化硅半导体器件的特征在于，具备：第1导电类型的碳化硅半导体基板；第1导电类型的漂移层，形成于碳化硅半导体基板上；第2导电类型的阳极层，形成于漂移层上；台面构造，外周部形成平坦的台面底面，具有从阳极层到漂移层的剖面的侧面相对阳极层的表面倾斜地形成的台面侧面；第2导电类型的低掺杂区域，以从阳极层的端部至台面底面包括台面侧面的方式形成为使与漂移层之间的界面的剖面相对阳极层的表面倾斜；以及第2导电类型的高掺杂区域，形成于与阳极层的端部相接的低掺杂区域内的台面侧面侧的区域以及在台面侧面的下部与台面底面相连的部位，且第2导电类型杂质浓度比低掺杂区域高。

根据本发明所涉及的碳化硅半导体器件，静态的截止状态下的电场通过低掺杂区域而被缓和，在高速切换动作时，至少在阳极端部的下侧以及台面端部设置第2导电类型的高掺杂区域，从而能够抑制电场集中，所以能够得到可靠性高的碳化硅半导体器件。

附图说明

图1是本发明的实施方式1所涉及的pn结二极管的剖面示意图。

图2是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图3是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图4是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图5是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图6是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图7是说明本发明的实施方式1所涉及的pn结二极管的制造方法的剖面示意图。

图8是说明本发明的实施方式1所涉及的pn结二极管的高电场部的剖面示意图。

图9是本发明的实施方式1所涉及的另一方式的pn结二极管的剖面示意图。

图10是本发明的实施方式1所涉及的另一方式的pn结二极管的剖面示意图。

图11是本发明的实施方式2所涉及的pn结二极管的剖面示意图。

图12是本发明的实施方式2所涉及的另一方式的pn结二极管的剖面示意图。

(符号说明)

1：碳化硅半导体基板；2：漂移层；3：阳极层；4：低掺杂区域；5：高掺杂区域；6：绝缘层；7：阳极电极；8：阴极电极；9：外侧低掺杂区域。

具体实施方式

实施方式1.

首先，说明本发明的实施方式1所涉及的碳化硅半导体器件的结构。

图1是示出作为实施方式1所涉及的碳化硅半导体器件的pn结二极管的结构的剖面示意图。如图1所示，在本实施方式的pn结二极管中，在低电阻且n型的碳化硅半导体基板1的第1主面上形成有由碳化硅构成的n型的漂移层2。在漂移层2上形成有p型的阳极层3。本实施方式的pn结二极管是剖面为梯形形状的台面型，形成从阳极层3到漂移层2将侧面倾斜地切掉而成的台面构造。

从剖面的侧面相对阳极层3表面而倾斜的部分(称为台面侧面)到切掉后的平坦部(称为台面底面)，为了与阳极层3连接，从漂移层2的表面侧的阳极层3端部至台面底面以与台面侧面相接且包括台面侧面的方式以预定的宽度形成有p型的低掺杂区域4。在该低掺杂区域4的台面侧面侧，从阳极层3端部到台面底面，形成有p型的高掺杂区域5。

在阳极层3的表面上形成有阳极电极7，在碳化硅半导体基板1的下侧形成有阴极电极8。另外，在台面底部的低掺杂区域4的外周侧形成有外侧低掺杂区域9，在形成有低掺杂区域4、高掺杂区域5的漂移层2和阳极层3的台面侧面和台面底面的表面侧，形成有绝缘层6。在阳极层3的表面的阳极电极7的周围也形成有绝缘层6。

台面侧面相对于台面底面以及阳极层3的表面而倾斜，根据电场缓和的观点，其角度为10度以上且80度以下等即可。另外，关于台面构造的形状，剖面既可以是直线状，也可以是曲线状。

另外，低掺杂区域4和漂移层2的界面也相对于台面底面以及阳极层3的表面而倾斜，其角度为10度以上且80度以下等。

接下来，使用图2～图7，说明作为本发明的本实施方式的碳化硅半导体器件的pn结二极管的制造方法。图2～图7是用于对作为本实施方式的碳化硅半导体器件的pn结二极管的制造方法进行说明的各工序的pn结二极管的剖面示意图。

首先，如图2所示，在碳化硅半导体基板1上形成漂移层2。在此，准备具有4H多型的n型(第1导电类型)且低电阻的碳化硅半导体基板1，在其上通过化学气相沉积(CVD：Chemical Vapor Deposition)法使作为掺杂有氮(N)的n型(第1导电类型)的碳化硅外延层的漂移层2外延生长。漂移层2的杂质浓度是例如1×10¹⁴cm^-3～1×10¹⁶cm^-3、厚度是1～200μm等即可，根据碳化硅半导体器件的设计耐压而适当地选择即可。

接着，如图3所示，向漂移层2的表面离子注入p型杂质，从而形成p型的阳极层3。注入的离子例如为Al，注入的深度设为不超过漂移层2厚度的0.1～3μm程度。另外，设为被离子注入的Al的杂质浓度在1×10¹⁸～1×10²¹cm^-3的范围中比漂移层2的n型杂质浓度多。此外，阳极层3也可以在漂移层2上使p型SiC层外延生长而形成。

接下来，在阳极层3上例如通过CVD(Chemical Vapor Deposition)法形成硅氧化膜，并通过光刻将硅氧化膜构图为预定的形状之后，将硅氧化膜作为蚀刻掩模进行蚀刻，从而形成台面形状。在此，使用氢氟酸等利用各向同性蚀刻使硅氧化膜的端面成为倾斜形状，将该端面成为倾斜的硅氧化膜作为掩模进行RIE(Reactive Ion Etching，反应离子蚀刻)，从而如图4所示，能够形成倾斜形状的台面构造。台面的高度、即阳极层3表面至台面底面的深度方向的长度例如能够设为1μm以上且10μm以下。

接着，从与阳极层3端部相接的漂移层2的区域的台面侧面向台面底面的预定的位置，以预定的宽度注入p型杂质离子，从而如图5所示，形成低掺杂区域4。而且，向从阳极层3的端部到台面底面的台面部的倾斜形状的部位注入p型杂质离子，从而如图6所示，形成高掺杂区域5。也可以在形成低掺杂区域4时，在低掺杂区域4的外侧的台面底面的表层部同时形成外侧低掺杂区域9。

低掺杂区域4和高掺杂区域5的杂质浓度分别为1×10¹⁷～1×10¹⁹cm^-3、1.0×10¹⁸/cm³～1.0×10²¹/cm³等即可。高掺杂区域5的杂质浓度是低掺杂区域4的杂质浓度的2倍以上即可，更优选为高1个数量级以上。另外，高掺杂区域5的杂质浓度优选为比阳极层3的杂质浓度低。

通过离子注入而形成的阳极层3、和低掺杂区域4、高掺杂区域5在离子注入后在惰性气体环境中在1300～2000℃下进行10秒～1小时的热处理从而被活性化。接着，在形成有阳极层3等的基板的表侧整个面通过CVD法等而形成氧化硅等的绝缘层6，如图7所示，在阳极层3的上部设置开口。接下来，以和与形成有阳极层3等的面相反的一侧的基板的背侧相接的方式，在碳化硅半导体基板1上通过溅射法等而形成与碳化硅半导体基板1进行欧姆接合的阴极电极8。接着，在阳极层3的表面侧的预定的部位，形成与阳极层3进行欧姆接合的由Ni等构成的阳极电极7。作为将阳极电极7构图为期望的形状的方法，例如使用如下剥离法即可：在被构图的抗蚀剂掩模上通过溅射法等而形成金属膜，之后去除抗蚀剂掩模和存在于正上方的金属膜。

这样，能够制造图1所示的作为本发明的实施方式1所涉及的碳化硅半导体器件的pn结二极管。

接下来，说明作为本发明的实施方式1所涉及的碳化硅半导体器件的SiC-pn结二极管的动作。

在本实施方式的SiC-pn结二极管中，如果相对于阳极电极7而对阴极电极8施加负的电压，则电流从阳极电极7流入到阴极电极8，pn结二极管成为传导状态(导通状态)。另一方面，如果相对于阳极电极7而对阴极电极8施加正的电压，则通过阳极层3与漂移层2之间的pn结来阻止电流，pn结二极管成为阻止状态(截止状态)。

在SiC-pn结二极管为阻止状态(截止状态)时，从阳极层3到台面底部的外周端施加电压。其中电场特别强的是图8的阳极端部10和台面端部11，在本实施方式中，通过低掺杂区域4以及高掺杂区域5等来缓和电场。

在此，在阳极端部10以及台面端部11中，电场强度根据台面侧面和台面底面所成的角度而变化。在台面端部11中，在台面侧面并非倾斜而相对台面底面和阳极层3表面垂直时，等电位线急剧地弯曲并稠密，特别是电场变大。在阳极端部10中，在台面侧面相对于台面底面和阳极层3表面而具有小的角度的情况下，台面侧面以相比于阳极层3的宽度使漂移层2的宽度相对地更大的角度将漂移层2以及阳极层3切下，从而电力线向阳极层3侧弯曲并稠密，电场变大。在本实施方式中，台面侧面相对于台面底面和阳极层3表面而倾斜为10度～80度，所以阳极端部10以及台面端部11附近的等电位线的弯曲变缓和，能够缓和阳极端部10以及台面端部11的电场。

如果台面侧面的倾斜角度超过80度，则台面端部11的角度变得陡峭，电场集中到台面端部11。相反地，如果台面侧面的倾斜角度小于10度，则阳极端部10的电场强度变大。在台面侧面的倾斜角度小于10度的情况下，进而如果是相同的剖面横向的构造，则台面的高度变低，阳极层3和台面端部11的距离变短，所以台面端部11的电场强度也变大，SiC-pn结二极管的耐压降低。如果增大台面部的高度而使剖面横向的长度变长，则碳化硅半导体器件的芯片的面积增大。

另外，与本实施方式不同，在仅形成低掺杂区域4而不形成高掺杂区域5的情况下使SiC-pn结二极管高速切换时，有时电场集中到阳极端部10以及台面端部11而耐压降低。以下，说明其理由。

在SiC-pn结二极管的截止状态、即被施加恒定的电压的静态状态下，通过由低掺杂区域4形成的耗尽层来保持电压，不会对阳极端部10以及台面端部11施加高电场。然而，在SiC-pn结二极管高速地从导通状态切换到截止状态的切换状态下，来不及清除来自耗尽层区域的电荷。特别是，在碳化硅半导体器件中，在铝(Al)的情况下为180meV以上，在硼(B)的情况下为300meV以上，p型受主的离子化能量相比于硅的情况大几倍程度，所以在从p型受主能级释放载流子时非常花费时间。

而且，在碳化硅半导体中，离子化能量比硼(B)大的较深的能级大量地存在，它们捕捉电荷，所以来自耗尽层区域的电荷的清除延迟变得更显著。在来自耗尽层区域的电荷的清除相比于切换速度并非充分快的情况下，施加高电场的耗尽层区域相比于静态状态而扩展。因此，与本实施方式不同，在不形成高掺杂区域5的情况下，在高速切换时耗尽层端到达阳极端部10以及台面端部11，电场集中到阳极端部10以及台面端部11。

相对于此，如本实施方式那样，如果在阳极端部10以及台面端部11形成高掺杂区域5，则在高速切换时从低掺杂区域4和漂移层2的pn结界面伸长过来的耗尽层在高掺杂区域5处停止，所以能够避免电场集中到阳极端部10以及台面端部11。而且，在静态状态下，由于针对静态状态下的电场缓和恰当地设计的低掺杂区域4，不会发生电场集中。这样，通过本实施方式，能够提供不论在高速切换时还是在静态状态下都实现高的元件耐压的碳化硅半导体器件。

在此，如果高掺杂区域5的杂质浓度充分高，则能够完全防止高速切换时的向阳极端部10以及台面端部11的电场集中，但在知晓使用碳化硅半导体器件的频带的情况下，在高掺杂区域5的杂质浓度低到在以最大频率切换时耗尽层端不到达阳极端部10以及台面端部11的程度时，能够进一步提高高速切换时的耐压。

例如，在高速切换时的dV/dt是1～10kV/μs以上的情况下，被深的能级捕获到的载流子有时无法响应切换速度而仅少数被清除，所以高掺杂区域5的杂质浓度优选为比低掺杂区域4的杂质浓度高深的能级的密度量程度。在碳化硅半导体器件内存在的深的能级的密度还依赖于碳化硅半导体器件的制作条件，例如有时是杂质浓度的50％程度。因此，在该情况下，还考虑制造工序的浓度的偏差，将高掺杂区域5的杂质浓度设为低掺杂区域4的杂质浓度的2倍以上为宜。而且，在高速切换时的dV/dt是10～100kV/μs以上的情况下，在被Al受主捕获到的载流子中无法响应的部分也增加，所以高掺杂区域5的杂质浓度比低掺杂区域4的杂质浓度高一个数量级以上即可。以上的分情况使用的dV/dt的值是一个例子，也可以根据碳化硅半导体器件的构造、设计耐压来变更。

此外，高掺杂区域5无需如图1所示从阳极端部10相连至台面端部11，而也可以如图9的剖面示意图所示，分别分离地设置于阳极端部10和台面端部11。关于高掺杂区域5，至少与阳极层3的端部相接的低掺杂区域4内的台面侧面侧和在台面侧面的下部与台面底面相连的部位为高浓度即可。

另外，也可以如图10的剖面示意图所示，从阳极端部10到台面端部11，隔着间隙而被分为若干个。在高掺杂区域5的配置中，与耐压、动作频率匹配地，适当地设计杂质浓度、全长、注入区域宽度、间隙宽度、间隙数量而配置即可。

此外，在本实施方式中，高掺杂区域5全部为相同的杂质浓度，但杂质浓度无需在全域中是恒定的，例如也可以以从阳极层3侧到外周部逐渐变为低浓度的方式变化。而且，低掺杂区域4的杂质浓度也无需在全域中是恒定的，例如也可以从阳极端部10到外周部变化为低浓度。

另外，外侧低掺杂区域9既可以没有，也可以包括多个。而且，根据所需的耐压，适当地设定低掺杂区域4与外侧低掺杂区域9之间的间隙即可。另外，低掺杂区域4和外侧低掺杂区域9的间隙构造也可以到达至台面侧壁部。关于低掺杂区域4和外侧低掺杂区域9的个数、之间的宽度，优选为设计耐压越高，则使低掺杂区域4、9整体的全长越长，为了使电场均匀地分布而增加间隙数。

另外，在本实施方式的制造方法中，示出了在对低掺杂区域4进行注入之后对高掺杂区域5进行注入的例子，但这些注入的顺序可以是任意的。在离子注入时，离子既可以从上表面垂直地注入，也可以使制作中的碳化硅半导体器件旋转等而倾斜地注入。而且，还能够使用2个以上的掩模来注入，从而精细地控制台面底部和台面侧面的注入离子分布。

而且，在本实施方式的制造方法中，说明了阴极电极8在形成阳极电极7之前形成的例子，但阴极电极8也可以在形成阳极电极7等表面侧的工序全部结束之后形成。

另外，在本实施方式的制造方法中，说明了在蚀刻掩模中形成倾斜来进行蚀刻从而形成倾斜的台面构造的方法，但也可以在掩模的硅氧化膜中不形成倾斜，而通过调整RIE的气体种类、压力、电力等蚀刻条件而形成倾斜的台面构造。

而且，在碳化硅中，能够使用氮(N)、磷(P)作为n型的杂质，使用铝(Al)、硼(B)作为p型的杂质。

实施方式2.

在上述实施方式1所涉及的碳化硅半导体器件中，说明了台面侧面的倾斜角度、台面部分的低掺杂区域4和高掺杂区域5的界面(以下称为高频界面)的倾斜角度、以及台面部的低掺杂区域4和漂移层2的界面(以下称为低频界面)的倾斜角度大致一致的例子，但在本实施方式所涉及的碳化硅半导体器件中，说明台面侧面的倾斜角度、高频界面的倾斜角度、以及低频界面的倾斜角度不同的碳化硅半导体器件。关于其它点，由于与实施方式1相同，所以省略详细的说明。

图11是作为本发明的本实施方式的碳化硅半导体器件的SiC-pn结二极管的剖面示意图。

在图11中，台面部相对阳极层3表面而垂直地形成。相对于此，本实施方式1的SiC-pn结二极管的高频界面以及低频界面在台面部中相对阳极层3表面而倾斜地形成，相对阳极层3表面而形成的角度是10度以上且80度以下。

另外，图12是作为本发明的本实施方式的另一方式的碳化硅半导体器件的SiC-pn结二极管的剖面示意图。在图12中，台面侧面相对阳极层3表面而倾斜地形成，但低掺杂区域4和阳极层3表面所成的角度与台面侧面和阳极层3表面所成的角度不同。

接着，在本实施方式的SiC-pn结二极管的制造方法中，说明与实施方式1的SiC-pn结二极管的制造方法不同的点。

在本实施方式中，在形成台面构造之前对低掺杂区域4进行离子注入，之后通过蚀刻等来形成台面构造。关于低掺杂区域4的离子注入，通过使包括碳化硅半导体基板1的其阶段的晶片状态的基板旋转而从倾斜方向针对元件表面进行离子注入等的方法来形成。为了实现更精细的注入离子分布的控制，离子注入也可以分成多次来进行，还可以使用多个掩模。另外，能够通过调整离子注入的方向，来调整低掺杂区域4和漂移层2的界面的角度。关于高掺杂区域5，也可以在这个阶段进行。

这样，通过在形成低掺杂区域4之后隔着预定的形状的抗蚀剂掩模进行RIE等蚀刻，能够相对阳极层表面垂直地或者以任意的角度倾斜地形成台面侧面。

高频界面与切换时的耗尽层端大致一致，低频界面与静态状态的耗尽层端大致一致。台面部中的耗尽层的倾斜角度基于与实施方式1的台面侧面的倾斜角度同样的原理，大幅影响对台面部施加的电场的分布以及碳化硅半导体器件的耐压，所以根据碳化硅半导体器件的设计耐压等规格来设计即可。如本实施方式那样，决定高频界面21以及低频界面22的倾斜角度，从而相比于如实施方式1那样通过蚀刻来决定台面倾斜角度，能够更自由地调整耗尽层的倾斜角度，能够进一步提高碳化硅半导体器件的耐压。

此外，在上述实施方式中，在各区域的杂质浓度具有浓度分布的情况下，各区域的“杂质浓度[cm^-3]”表示各区域中的杂质浓度的峰值，各区域的“厚度”为直至杂质浓度变位该区域中的杂质浓度的峰值的1/10的值以上的区域为止的厚度。

另外，在上述实施方式中，将第1导电类型设为n型并将第2导电类型设为p型而进行了说明，但也可以相反。另外，只要是在台面部具有pn结的碳化硅半导体器件，则即便是例如SBD(Schottky Barrier Diode，肖特基势垒二极管)、JBS(Junction Barrier Schottky，结势垒肖特基)二极管、FET(Field Effect Transistor，场效应晶体管)、BJT(Bipolar Junction Transistor，双极结型晶体管)这样的碳化硅半导体器件，本发明是也有效的。

另外，为了例示并说明pn结二极管，为方便起见将形成pn结的p型区域称为阳极层、将n型区域称为漂移层而进行了说明，但也可以适当地变更各区域的名称。