半导体器件的制作方法

本公开涉及半导体技术领域，具体而言，涉及一种半导体器件。

背景技术：

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是计算机中常用的半导体器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、源极与位线相连、漏极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着技术的发展，DRAM的线宽越来越小，器件集成度也越来越高，栅极之间的距离不断缩小，这会带来一些问题，比如电容的泄露、相邻两个栅极之间的干扰等，这些问题均会对器件性能产生影响。埋入式栅极字线连结(Buried Wordline)技术不同于传统的沟槽式(Trench)技术，具有效能、低功耗和小尺寸芯片等特点。但是目前埋入栅极都是用光刻技术进行定位来曝光显影的，这可能会出现曝光偏差。

因此，现有技术的技术方案加工难度大，对准时容易出现偏差，还存在有待改进之处。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本公开的目的在于提供一种半导体器件，用于至少在一定程度上克服由于相关技术中光刻工艺导致栅极对准出现偏差的问题。

根据本公开的另一个方面，提供一种半导体器件，包括：

半导体衬底，所述半导体衬底上定义出第一方向和第二方向，所述第一方向与所述第二方向具有不为零的夹角；

第一隔离结构，位于所述半导体衬底中且沿所述第一方向分布；

第二隔离结构和埋入式栅极字线结构，位于所述半导体衬底中且沿所述第二方向分布；

其中所述第一隔离结构利用自对准技术形成，所述埋入式栅极字线结构利用以所述第二隔离结构为基准的自对准技术形成。

在本公开的一种示例性实施例中，所述第一隔离结构和所述第二隔离结构的深度为150～200纳米，宽度为15～20纳米。

在本公开的一种示例性实施例中，相邻的两个所述第二隔离结构的间距为80～130纳米，所述埋入式栅极字线结构的间距为20～30纳米。

在本公开的一种示例性实施例中，所述埋入式栅极字线结构的深度小于所述第二隔离结构的深度；所述埋入式栅极字线结构的顶面低于所述半导体衬底的顶面。

在本公开的一种示例性实施例中，还包括：

阻挡层，包覆在所述埋入式栅极字线结构的侧面和底面，且所述阻挡层的顶面低于所述埋入式栅极字线结构的顶面。

在本公开的一种示例性实施例中，还包括：

位线接触，位于相邻的所述埋入式栅极字线结构上部之间，所述位线接触的底面高于所述埋入式栅极字线结构的顶面。

本公开实施例提供的半导体器件，由于埋入式栅极字线结构通过自对准技术实现，可以避免发生位置偏移，保证有源区的面积，提升半导体器件的可靠度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关实施例中半导体器件的示意图。

图2是示出本公开实施例中半导体器件的制作方法的流程图。

图3示出图2中步骤S202形成第一隔离结构的流程图。

图4示出图2中步骤S203形成第二隔离结构的流程图。

图5是示出步骤S203形成埋入式栅极字线结构的流程图。

图6是示出步骤S203之后形成位线接触的流程图。

图7是示出基于上述制作方法形成的半导体器件的俯视图。

图8是示出对应图7沿B-B'切线方向的剖视图。

图9是示出步骤S202形成第一隔离结构的流程图。

图10是示出完成步骤S902后的俯视图。

图11是示出完成步骤S902后沿A-A'切线的剖视图。

图12是示出完成步骤S903后沿A-A'切线的剖视图。

图13是示出完成步骤S904第一次刻蚀后沿A-A'切线的剖视图。

图14是示出完成步骤S904第二次刻蚀后沿A-A'切线的剖视图。

图15是示出完成步骤S905后沿A-A'切线的剖视图。

图16是示出完成步骤S906后沿A-A'切线的剖视图。

图17是示出完成步骤S907后沿A-A'切线的剖视图。

图18是示出完成步骤S908后的俯视图。

图19是示出完成步骤S908后沿A-A'切线的剖视图。

图20是示出完成步骤S909后沿A-A'切线的剖视图。

图21是示出完成步骤S910后沿A-A'切线的剖视图。

图22是示出完成步骤S911后沿A-A'切线的剖视图。

图23是示出完成步骤S912后的俯视图。

图24是示出完成步骤S912后沿A-A'切线的剖视图。

图25是示出步骤S203中形成第二隔离结构的流程图。

图26是示出完成步骤S2501后的俯视图。

图27是示出完成步骤S2501后沿B-B'切线的剖视图。

图28是示出完成步骤S2502后的俯视图。

图29是示出完成步骤S2502后沿B-B'切线的剖视图。

图30是示出完成步骤S2503第一次刻蚀后沿B-B'切线的剖视图。

图31是示出完成步骤S2503第二次刻蚀后沿B-B'切线的剖视图。

图32是示出完成步骤S2504后沿B-B'切线的剖视图。

图33是示出完成步骤S2505后沿B-B'切线的剖视图。

图34是示出步骤S203中形成埋入式栅极字线结构的流程图。

图35是示出完成步骤S3401后沿B-B'切线的剖视图。

图36是示出完成步骤S3402中填充操作后沿B-B'切线的剖视图。

图37是示出完成步骤S3402中研磨操作后沿B-B'切线的剖视图。

图38是示出完成步骤S3403后沿B-B'切线的剖视图。

图39是示出完成步骤S3403后的俯视图。

图40是示出完成步骤S3404中沉积操作后沿B-B'切线的剖视图。

图41是示出完成步骤S3404中刻蚀操作后沿B-B'切线的剖视图。

图42是示出完成步骤S3404后的俯视图。

图43是示出完成步骤S3405中沉积操作后沿B-B'切线的剖视图。

图44是示出完成步骤S3405中刻蚀操作后沿B-B'切线的剖视图。

图45是示出完成步骤S3405后的俯视图。

图46是示出完成步骤S3406中沉积操作后沿B-B'切线的剖视图。

图47是示出完成步骤S3406中刻蚀操作后沿B-B'切线的剖视图。

图48是示出完成步骤S3406后的俯视图。

图49是示出完成步骤S3407后沿B-B'切线的剖视图。

图50是示出完成步骤S3407后的俯视图。

图51是示出完成步骤S3408中沉积操作后沿B-B'切线的剖视图。

图52是示出完成步骤S3408中刻蚀操作后沿B-B'切线的剖视图。

图53是示出完成步骤S3408后的俯视图。

图54是示出完成步骤S3409后沿B-B'切线的剖视图。

图55是示出完成步骤S3409后的俯视图。

图56是示出完成步骤S3410中第一次沉积后沿B-B'切线的剖视图。

图57是示出完成步骤S3410中第二次沉积后沿B-B'切线的剖视图。

图58是示出完成步骤S3411中沉积操作后沿B-B'切线的剖视图。

图59是示出完成步骤S3411中研磨操作后沿B-B'切线的剖视图。

图60是示出完成步骤S3412后沿B-B'切线的剖视图。

图61是示出完成步骤S3413中沉积操作后沿B-B'切线的剖视图。

图62是示出完成步骤S3413中研磨操作后沿B-B'切线的剖视图。

图63是示出完成步骤S3413后的俯视图。

图64是示出步骤S203之后形成位线接触的流程图。

图65是示出完成步骤S6401后沿B-B'切线的剖视图。

图66是示出完成步骤S6401后的俯视图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

在本公开的相关实施例中，图1为相关实施例中半导体器件的示意图，如图1所示，半导体衬底01上包括有沿F2方向分布的栅极02，隔离结构03包括沿F1方向和F2方向设置的两部分，隔离结构03隔开的区域为有源区04，有源区分为位于栅极两侧的源极区和漏极区。图1所示的半导体器件的制造流程一般是先形成隔离结构03再形成栅极，需要两道光刻工艺，经过一次光刻工艺定义出有源区的位置，刻蚀完成后形成有源岛以及有源岛外围的沟槽，在沟槽中填入隔离材料形成隔离结构，再经过一次光刻工艺定义出栅极的位置，但是光刻定义栅极的准确位置难度大，存在对准问题。光刻工艺中出现的微小偏差都会造成栅极在有源区上的位置变化，如图1所示，栅极的位置向图中标示的F1方向发生偏移，从而影响栅极两侧的有源区上的源漏极接触的面积，进而影响器件本身的性能。

基于上述，本公开利用自对准技术定位有源区，同时以隔离结构为基准，利用自对准技术定义埋入栅极的位置，可以克服光刻工艺定义栅极位置存在的对准问题。

下面结合附图对本公开示例实施方式进行详细说明。

图2是示出本公开实施例中半导体器件的制作方法的流程图，包括以下步骤：

如图2所示，在步骤S201中，提供半导体衬底，并在半导体衬底上定义出第一方向和第二方向，所述第一方向与所述第二方向具有不为零的夹角。

其中该步骤中的半导体衬底可以直接利用P型衬底或N型衬底，还可以是在N型衬底上形成的P阱或是在P型衬底上形成的N阱。

在本公开的一种示例性实施例中，第一方向和第二方向可以是互相垂直的。

如图2所示，在步骤S202中，利用自对准技术在半导体衬底中沿第一方向形成第一隔离结构，具体步骤参见图3所示。

如图2所示，在步骤S203中，在具有第一隔离结构的半导体衬底中沿第二方向形成第二隔离结构。

如图2所示，在步骤S204中，以所述第二隔离结构为基准，利用自对准技术在具有第一隔离结构和第二隔离结构的半导体衬底中沿所述第二方向形成埋入式栅极字线结构。

所述第一隔离结构和所述第二隔离结构之间形成有源区，具体步骤参见图4和图5所示。

图3是示出图2中步骤S202形成第一隔离结构的流程图，利用自对准技术在半导体衬底中沿第一方向形成第一隔离结构，具体包括以下步骤：

如图3所示，在步骤S301中，在半导体衬底上形成第一衬氧化层、第一氮化硅层、第一碳层、第一氧化层和第一光刻胶。

如图3所示，在步骤S302中，于第一光刻胶中形成第一开口。

如图3所示，在步骤S303中，利用第一开口对第一氧化层、第一碳层和第一氮化硅层进行刻蚀，并去除第一光刻胶、第一氧化层和第一碳层，于第一氮化硅层中形成第二开口。

如图3所示，在步骤S304中，在第一氮化硅层表面和第二开口中沉积第二氧化层。

如图3所示，在步骤S305中，刻蚀第一氮化硅层表面和第二开口底面的第二氧化层，保留第二开口侧壁的第二氧化层；于第二开口中填充第二氮化硅层。

如图3所示，在步骤S306中，利用第一氮化硅层和第二氮化硅层作为掩膜，刻蚀第二开口侧壁的第二氧化层、第一衬氧化层和半导体衬底，形成第一沟槽。其中第二开口侧壁的第二氧化层的厚度为15～20纳米。

如图3所示，在步骤S307中，在第一沟槽中填充隔离材料，并去除第一氮化硅、第二氮化硅层和第一衬氧化层，在半导体衬底中形成沿第一方向的第一隔离结构。

图4是示出图2中步骤S203形成第二隔离结构的流程图，在半导体衬底中沿第二方向形成第二隔离结构，具体包括以下步骤：

如图4所示，在步骤S401中，在具有第一隔离结构的半导体衬底上形成第二衬氧化层、第三氮化硅层、第三氧化层、第二碳层、第四氧化层和第二光刻胶。

如图4所示，在步骤S402中，于第二光刻胶中形成第三开口。

如图4所示，在步骤S403中，利用第三开口对第四氧化层、第二碳层、第三氧化层、第三氮化硅层、第二衬氧化层和半导体衬底进行刻蚀，于第三氮化硅层、第二衬氧化层和半导体衬底中形成第二沟槽，并去除第二光刻胶、第四氧化层、第二碳层和第三氧化层。

如图4所示，在步骤S404中，在第二沟槽中填充隔离材料，于半导体衬底中形成沿第二方向分布的第二隔离结构。

其中图3形成的第一隔离结构和图4形成的第二隔离结构在半导体衬底中的深度为150～200纳米，宽度为15～20纳米。

图5是示出步骤S203形成埋入式栅极字线结构的流程图，以所述第二隔离结构为基准，利用自对准技术在具有第一隔离结构和第二隔离结构的半导体衬底中沿所述第二方向形成埋入式栅极字线结构，具体包括以下步骤：

如图5所示，在步骤S501中，形成第二隔离结构后，对第二沟槽中的隔离材料进行回刻，形成第三沟槽，第三沟槽的底面高于半导体衬底的上表面。

如图5所示，在步骤S502中，在第三沟槽中形成第一多晶硅，并去除第三氮化硅层。

如图5所示，在步骤S503中，在第一多晶硅的侧壁上形成第二多晶硅侧壁。其中在第二多晶硅侧壁的宽度为20～30纳米。

如图5所示，在步骤S504中，在第二多晶硅侧壁上形成第五氧化层侧壁，相邻的第一多晶硅的侧壁上的第二多晶硅侧壁上的第五氧化层侧壁之间形成第四开口。其中第五氧化层侧壁的宽度为15～20纳米，第四开口的宽度为20～30纳米。

如图5所示，在步骤S505中，在第四开口中沉积第三碳层，并去除第一多晶硅和第二多晶硅侧壁形成第五开口，保留第五氧化层侧壁和第四开口中的第三碳层。

如图5所示，在步骤S506中，在第五开口中形成第四氮化硅层，并以第三碳层和第四氮化硅层作为掩膜对第五氧化层侧壁、第二衬氧化层和半导体衬底进行刻蚀，形成第四沟槽。

如图5所示，在步骤S507中，在第四沟槽中沉积沟槽氧化物、阻挡层和金属层，在半导体衬底中形成埋入式栅极字线结构。

图6是示出步骤S203之后形成位线接触的流程图，具体包括以下步骤：

如图6所示，在步骤S601中，去除第三碳层、第三碳层下的第二衬氧化层以及部分半导体衬底。

如图6所示，在步骤S602中，在半导体衬底上的第三碳层所在位置形成多晶硅，形成位线接触。

基于上述图2-图6所示的步骤，通过第一隔离结构和第二隔离结构定位有源区，以第二隔离结构为基准，通过自对准技术沉积的氧化层定位栅极的位置，以及利用沉积的碳层定位位线接触的位置。

基于本公开实施例提供的半导体器件的制作方法，利用第二方向的第二隔离结构定义有源区、栅极和位线接触的位置，利用有源区、栅极以及位线接触对应位置上方不同的掩膜材料，确保栅极及位线接触在有源区上的位置。通过采用该方法可以克服光刻工艺造成的栅极对准的问题，避免有源区上的源漏极接触受影响，从而保证半导体器件的性能。

图7是示出基于上述制作方法形成的半导体器件的俯视图，图8是示出对应图7沿B-B'切线方向的剖视图。该半导体器件包括：半导体衬底801、第一隔离结构(图中未示出)、第二隔离结构802和埋入式栅极字线结构803，其中第一隔离结构、埋入式栅极字线结构803均是利用自对准技术形成，所述埋入式栅极字线结构利用以所述第二隔离结构为基准的自对准技术形成。其中半导体衬底上定义出第一方向F1和第二方向F2，第一方向F1与第二方向F2具有不为零的夹角。

在本公开的一种示例性实施例中，第一隔离结构位于半导体衬底801中且沿第一方向F1分布，由于图8中B-B’切线是沿第一方向的切开示出的侧面剖视图，因此在图8中未示出F1方向的第一隔离结构。第二隔离结构802和埋入式栅极字线结构803，位于半导体衬底801中且沿第二方向F2分布。

在本公开的一种示例性实施例中，第一隔离结构和第二隔离结构802的深度为150～200纳米，宽度为15～20纳米。

在本公开的一种示例性实施例中，相邻的两个第一隔离结构的间距为40～50纳米，相邻的两个第二隔离结构802的间距为80～130纳米，埋入式栅极字线结构803的间距为20～30纳米，埋入式栅极字线结构803的宽度为15～20纳米。

在本公开的一种示例性实施例中，半导体器件中还包括：有源区(图中未示出)，由半导体衬底801中第一隔离结构和第二隔离结构802定义的区域。

在本公开的一种示例性实施例中，如8所示，埋入式栅极字线结构803的深度小于第二隔离结构802的深度，埋入式栅极字线结构803的顶面低于半导体衬底801的顶面。

在本公开的一种示例性实施例中，半导体器件中还包括：阻挡层804，包覆在埋入式栅极字线结构803的侧面和底面，且阻挡层804的顶面低于埋入式栅极字线结构803的顶面。另外，在阻挡层804和半导体衬底801之间还包括沟槽氧化物805。

在本公开的一种示例性实施例中，半导体器件中还包括：位线接触806，位于相邻的两个埋入式栅极字线结构803上部之间的半导体衬底801之上，位线接触806的底面高于埋入式栅极字线结构803的顶面。

在本公开的一种示例性实施例中，半导体器件中还包括：衬氧化层807和氮化硅层808，其中衬氧化层807位于半导体衬底801的顶面，但是不包括位线接触806位置的半导体衬底801的顶面。氮化硅层808覆盖在埋入式栅极字线结构803、阻挡层804、第二隔离结构802和衬氧化层807的顶面。

综上所述，本公开实施例中提供的半导体器件中由于埋入式栅极字线结构以第二隔离结构为基准，通过自对准技术实现，可以避免发生位置偏移，保证有源区上源漏极接触的面积，提升半导体器件的可靠度。

以下结合一具体实例对上述半导体器件的制作方法进行介绍。

图9是示出步骤S202形成第一隔离结构的流程图，如图9所示，具体包括如下步骤：

步骤S901，提供半导体衬底。

其中该半导体衬底可以为硅衬底，绝缘体上硅衬底，氮化镓衬底以及砷化镓衬底。

步骤S902，在半导体衬底上依次形成第一衬氧化层、第一氮化硅层、第一碳层、第一氧化层和第一光刻胶。

图10是示出完成步骤S902后的俯视图，如图10所示，在半导体衬底100上定义出第一方向F1和第二方向F2，其中F1方向和F2方向互相垂直，即夹角为90度。图11是示出完成步骤S902后沿第二方向F2的A-A'切线的剖视图，如图11所示，在半导体衬底100上自下而上依次形成第一衬氧化层101、第一氮化硅层102、第一碳层103、第一氧化层104和第一光刻胶105。

步骤S903，于第一光刻胶中形成第一开口。

图12是示出完成步骤S903后沿A-A'切线的剖视图，如图12所示，通过曝光显影于第一光刻胶105中形成第一开口H1，与第一开口H1相关的距离为：第一开口H1的宽度D2为70～80纳米，第一开口H1的间距D0为40～50纳米，相邻第一开口H1的间隔D1(即两个相邻第一开口的同一侧壁的间距)为110～130纳米。

步骤S904，根据第一开口对第一氧化层、第一碳层和第一氮化硅层进行刻蚀。

该步骤中分为两次干法刻蚀形成所需图案，第一次刻蚀中利用光刻胶作为遮挡刻蚀掉第一开口H1对应位置的第一氧化层104和第一碳层103，然后去除光刻胶。第二次刻蚀利用剩余的第一氧化层104和第一碳层103作为遮挡刻蚀掉第一开口H1对应位置的第一氮化硅层102，然后去除剩余的第一氧化层104和第一碳层103，在第一衬氧化层101上形成刻蚀留下的第一氮化硅层102，形成沟槽V1。该步骤终端的两次刻蚀均可以为干法刻蚀。

图13是示出完成步骤S904第一次刻蚀后沿A-A'切线的剖视图，如图13所示，刻蚀掉第一开口H1对应位置的第一氧化层104和第一碳层103。图14是示出完成步骤S904第二次刻蚀后沿A-A'切线的剖视图，如图14所示，刻蚀掉第一开口H1对应位置的第一氮化硅层102。

步骤S905，沉积第二氧化层。

图15是示出完成步骤S905后沿A-A'切线的剖视图，如图15所示，在图14形成的沟槽V1以及剩余的第一氮化硅层102顶面沉积第二氧化层107，第二氧化层107的厚度D3为15～20纳米。

步骤S906，对第二氧化层进行刻蚀形成第二开口。

图16是示出完成步骤S906后沿A-A'切线的剖视图，如图16所示，采用干法刻蚀对第一氮化硅层107仅进行垂直方向的刻蚀，因此于第一氮化硅层107中形成第二开口H2。

步骤S907，沉积第二氮化硅层。

图17是示出完成步骤S907后沿A-A'切线的剖视图，如图17所示，在第二开口H2以及剩余的第一氮化硅102和第二氧化层107的顶面沉积第二氮化硅层109。

步骤S908，对第二氮化硅层进行研磨。

图18是示出完成步骤S908后的俯视图，图19是示出完成步骤S908后沿A-A'切线的剖视图，如图19所示，可以采用化学机械研磨(Chemical Mechanical Polish，简称CMP)工艺对沉积的第二氮化硅层109进行研磨，并利用第二氧化层107作为CMP的停止层，得到图19所示的结构。

步骤S909，以第一氮化硅层和第二氮化硅层作为掩膜刻蚀第二氧化层。

图20是示出完成步骤S909后沿A-A'切线的剖视图，以第一氮化硅层102和第二氮化硅层109作为掩膜层，刻蚀第二氧化层107、衬氧化层101以及半导体衬底100，形成第一沟槽W1，结构如图20所示。其中第一沟槽W1的深度为150-200nm，由于刻蚀掉的第二氧化层107的厚度(即第二开口H2侧壁的第二氧化层107的厚度)为15～20纳米，因此形成的第一沟槽W1的宽度即为15～20纳米。

步骤S910，填充隔离材料。

图21是示出完成步骤S910后沿A-A'切线的剖视图，将隔离材料110填充在第一沟槽W1中，其中该填充材料可以为氮化硅或氧化硅或氮化硅与氧化硅的组合。

步骤S911，对隔离材料进行研磨。

图22是示出完成步骤S911后沿A-A'切线的剖视图，以第一氮化硅层102和第二氮化硅层109作为停止层，采用CMP进行研磨，在第一沟槽W1中形成与作为停止层的第一氮化硅层102和第二氮化硅层109顶面高度基本相同的隔离材料，得到图22所示的第一隔离结构111。

步骤S912，去除第一氮化硅层、第二氮化硅层和第一衬氧化层。

图23是示出完成步骤S912后的俯视图，图24是示出完成步骤S912后沿A-A'切线的剖视图，去除图22中作为停止层的第一氮化硅层102和第二氮化硅层109以及第一衬氧化层101，至此半导体衬底100中形成沿第一方向的第一隔离结构111。第一隔离结构111的宽度D3为15～20纳米，相邻第一隔离结构之间有源区的宽度D4为40～50nm。

基于上述步骤S901～S912所示的流程以及图10～图24所示的结构可以得到具有第一隔离结构的半导体衬底。

图25是示出步骤S203中形成第二隔离结构的流程图，如图25所示，具体包括如下步骤：

步骤S2501，在具有第一隔离结构的半导体衬底上形成第二衬氧化层、第三氮化硅层、第三氧化层、第二碳层、第四氧化层和第二光刻胶。

图26是示出完成步骤S2501后的俯视图，在图23所示结构的基础上堆叠形成第二衬氧化层、第三氮化硅层、第三氧化层、第二碳层、第四氧化层和第二光刻胶，俯视图中最顶层的为光刻胶206。图27是示出完成步骤S2501后沿第一方向F1的B-B'切线的剖视图，在图24所示的半导体衬底(由于是包含第一隔离结构的半导体衬底，为了区别于半导体衬底100，因此用200表示具有第一隔离结构的半导体衬底)上依次沉积衬氧化层201、第三氮化硅层202、第三氧化层203、第二碳层204、第四氧化层205和第二光刻胶206。

步骤S2502，于第二光刻胶中形成第三开口。

图28是示出完成步骤S2502后的俯视图，图29是示出完成步骤S2502后沿B-B'切线的剖视图，通过曝光显影于第二光刻胶206中形成第三开口H3，与第三开口H3相关的距离为：第三开口H3的宽度D5为15～20纳米，第三开口H3的间距D6为80～130纳米。

步骤S2503，根据第三开口对第四氧化层、第二碳层、第三氧化层、第三氮化硅层、第二衬氧化层和部分半导体衬底进行刻蚀。

该步骤中分为两次干法刻蚀形成所需图案，第一次刻蚀中利用光刻胶作为遮挡刻蚀掉第三开口H3对应位置的第四氧化层205、第二碳层204、第三氧化层203、第三氮化硅层202和第二衬氧化层201，然后去除第二光刻胶206。第二次刻蚀利用剩余的第三氮化硅层202和第二衬氧化层201作为遮挡刻蚀掉第三开口H3对应位置的半导体衬底200，在半导体衬底200中形成第二沟槽W2。该步骤终端的两次刻蚀均可以为干法刻蚀。在刻蚀所述半导体衬底200中形成第二沟槽W2时，所述第一隔离结构的隔离材料与所述第二沟槽W2的交叠区会有损失，所述损失的大小由所述第一隔离结构中的隔离材料和所述半导体衬底的刻蚀选择比决定。

图30是示出完成步骤S2503第一次刻蚀后沿B-B'切线的剖视图，图31是示出完成步骤S2503第二次刻蚀后沿B-B'切线的剖视图，形成的第二沟槽W2的深度为150～200纳米，第二沟槽W2的宽度即为第三开口H3的宽度D5，为15～20纳米，第二沟槽W2的间距即为第三开口H3的间距D6，为80～130纳米。

步骤S2504，填充隔离材料。

图32是示出完成步骤S2504后沿B-B'切线的剖视图，将隔离材料208填充在第二沟槽W2中，其中该填充材料可以为氮化硅或二氧化硅。

步骤S2505，对隔离材料进行研磨。

图33是示出完成步骤S2505后沿B-B'切线的剖视图，以第三氮化硅层202作为停止层，采用CMP进行研磨，在第二沟槽W2中形成与作为停止层的第三氮化硅层202顶面高度相同的隔离材料，得到图33所示的第二隔离结构209，至此在半导体衬底100中形成第一隔离结构和第二隔离结构。第二隔离结构209的深度为150～200纳米，宽度为15～20纳米，间距为80～130纳米。

基于上述步骤S2501～S2505所示的流程以及图26～图33所示的结构，得到具有第一隔离结构和第二隔离结构的半导体衬底。

图34是示出步骤S203中形成埋入式栅极字线结构的流程图，如图34所示，具体包括如下步骤：

步骤S3401，对第二沟槽中的隔离材料进行回刻，形成第三沟槽。

图35是示出完成步骤S3401后沿B-B'切线的剖视图，以第三氮化硅层202为掩膜层回刻填充的隔离材料208，控制回刻的深度得到第三沟槽W3。其中第三沟槽W3的底部可以略高于或者略低于第二衬氧化层201，如图35所示，本实施例中第三沟槽W3的底面高于半导体衬底200的上表面，以便保护半导体衬底中第二隔离结构不受破坏，保证隔离效果。

步骤S3402，在第三沟槽中填充第一多晶硅，并进行研磨。

图36是示出完成步骤S3402中填充操作后沿B-B'切线的剖视图，图37是示出完成步骤S3402中研磨操作后沿B-B'切线的剖视图。在第三沟槽W3中填充第一多晶硅211，以第三氮化硅层202作为停止层对第一多晶硅211进行研磨，得到图37所示的结构。

步骤S3403，去除第三氮化硅层。

图38是示出完成步骤S3403后沿B-B'切线的剖视图，图39是示出完成步骤S3403后的俯视图。该步骤通过湿法去除第三氮化硅层202，例如可以利用酸性洗剂去除氮化硅。

步骤S3404，沉积第二多晶硅，并进行刻蚀。

图40是示出完成步骤S3404中沉积操作后沿B-B'切线的剖视图，图41是示出完成步骤S3404中刻蚀操作后沿B-B'切线的剖视图，图42是示出完成步骤S3404后的俯视图。在图38所示的结构上沉积第二多晶硅212，沉积的厚度为20～30纳米，然后以第二衬氧化层201作为刻蚀阻挡层，对第二多晶硅212进行干法刻蚀，仅对第二多晶硅212进行垂直方向的刻蚀，于第一多晶硅211的侧壁上形成第二多晶硅212侧壁。其中第二多晶硅212侧壁的宽度就是沉积的第二多晶硅的厚度，即为20～30纳米。

步骤S3405，沉积第五氧化层，并进行刻蚀。

图43是示出完成步骤S3405中沉积操作后沿B-B'切线的剖视图，图44是示出完成步骤S3405中刻蚀操作后沿B-B'切线的剖视图，图45是示出完成步骤S3405后的俯视图。在图41所示的结构上沉积第五氧化层213，然后以第一多晶硅211和第二多晶硅212为刻蚀阻挡层，对第五氧化层213进行干法刻蚀，仅对第五氧化层213进行垂直方向的刻蚀，于第二多晶硅212的侧壁上形成第五氧化层213侧壁。相邻的第一多晶硅211的侧壁上的第二多晶硅侧壁212上的第五氧化层213侧壁之间形成第四开口H4，如图44中所示出的相邻的两个第一多晶硅分别为211a和211b，211a两侧壁的第二多晶硅对比为212a和212b，211b两侧壁的第二多晶硅对比为212c和212d，212b侧壁的第五氧化层为213a，212c侧壁的第五氧化层为213b，在第五氧化层213a和第五氧化层213b之间形成第四开口H4。其中沉积的第五氧化层213的厚度就是第五氧化层213侧壁的宽度D8，即为15～20纳米，形成的第四开口H4的宽度D9为20～30纳米。

步骤S3406，沉积第三碳层，并进行研磨。

图46是示出完成步骤S3406中沉积操作后沿B-B'切线的剖视图，图47是示出完成步骤S3406中研磨操作后沿B-B'切线的剖视图，图48是示出完成步骤S3406后的俯视图。在图44所示的结构上沉积一层第三碳层214，以第一多晶硅211、第二多晶硅212和第五氧化层213为停止层进行CMP，得到图47所示的结构。其中第五氧化层213可以为氧化硅。

步骤S3407，去除第一多晶硅和第二多晶硅。

图49是示出完成步骤S3407后沿B-B'切线的剖视图，图50是示出完成步骤S3407后的俯视图。如图49所示，去除第一多晶硅211和第二多晶硅212侧壁形成第五开口H5，保留第五氧化层213两侧壁(213a和213b)和第四开口H4中的第三碳层214。

步骤S3408，沉积第四氮化硅层，并进行研磨。

图51是示出完成步骤S3408中沉积操作后沿B-B'切线的剖视图，图52是示出完成步骤S3408中研磨操作后沿B-B'切线的剖视图，图53是示出完成步骤S3408后的俯视图。在图49所示的结构上沉积第四氮化硅层215，并以第五氧化层213和第三碳层214为停止层进行CMP，得到图52所示的结构。

步骤S3409，对第五氧化层侧壁、第二衬氧化层和半导体衬底进行刻蚀。

图54是示出完成步骤S3409后沿B-B'切线的剖视图，图55是示出完成步骤S3409后的俯视图。该步骤中以第三碳层214和第四氮化硅层215作为掩膜对第五氧化层213侧壁、第二衬氧化层201和半导体衬底200进行刻蚀，形成第四沟槽W4，其中第四沟槽W4的深度为75-100纳米。

步骤S3410，在第三沟槽中沉积沟槽氧化物和阻挡层。

该步骤中需要经过两次沉积，第一次沉积为采用热氧工艺在第四沟槽W4的侧壁形成一层沟槽氧化物217，第二次沉积为沟槽氧化物217的表面沉积一层阻挡层218，阻挡层218的材料可以为氮化钛，本实施例中可以采用CVD沉积。图56是示出完成步骤S3410中第一次沉积后沿B-B'切线的剖视图，图57是示出完成步骤S3410中第二次沉积后沿B-B'切线的剖视图。

步骤S3411，沉积金属层，并进行研磨。

图58是示出完成步骤S3411中沉积操作后沿B-B'切线的剖视图，图59是示出完成步骤S3411中研磨操作后沿B-B'切线的剖视图。该步骤在图57所示的结构上沉积一层金属层219，金属层219的材料一般可以为铜、铝、钨等，本实施例中优先采用钨。然后以第四氮化硅层215和第三碳层214为停止层对金属层219和阻挡层218CMP，得到图59所示的结构。

步骤S3412，对阻挡层和金属层进行刻蚀，得到第五沟槽。在一实施例中，所述第五沟槽的深度为35～50nm。

图60是示出完成步骤S3412后沿B-B'切线的剖视图，通过干法刻蚀阻挡层218和金属层219得到图60所示的第五沟槽W5。

步骤S3413，沉积隔离材料，并进行研磨。

图61是示出完成步骤S3413中沉积操作后沿B-B'切线的剖视图，图62是示出完成步骤S3413中研磨操作后沿B-B'切线的剖视图，图63是示出完成步骤S3413后的俯视图。在第五沟槽W5中沉积隔离材料221，隔离材料可以为氮化硅，然后以第三碳层214作为停止层进行CMP，得到图62所示的结构，在半导体衬底中形成埋入式栅极字线结构。

基于上述步骤S3401～S3413所示的流程以及图35～图63所示的结构，在半导体衬底中形成第二方向的第二隔离结构以及埋入式栅极字线结构。

图64是示出步骤S203之后形成位线接触的流程图，如图64所示，具体包括以下步骤：

步骤S6401，去除第三碳层、第三碳层下的第二衬氧化层以及部分半导体衬底，形成第六沟槽。

图65是示出完成步骤S6401后沿B-B'切线的剖视图，图66是示出完成步骤S6401后的俯视图。该步骤通过干法去除第三碳层214、位于第三碳层214下的第二衬氧化层201以及位于第三碳层214下的部分半导体衬底200，形成第六沟槽W6。其中第六沟槽W6的宽度为第四开口H4的宽度，即20～30纳米。该步骤中对第三碳层214下的半导体衬底200也进行一定深度的刻蚀，深度可以为1～10纳米，清除受损的表面，位线接触可以很好的与有源区接触，降低接触电阻。

步骤S6402，在第六沟槽中沉积多晶硅，形成位线接触。

该步骤在半导体衬底200上的第三碳层214所在位置(就上述步骤S6401形成的第六沟槽W6的位置)沉积掺杂的多晶硅，并以第四氮化硅层215为停止层进行CMP，从而形成图8所示的位线接触结构(即806)。

基于上述步骤，得到的结构沿B-B'切线的剖视图如图8所示，相对应的俯视图如图7所示。在半导体衬底200(即801)中形成平行于第一方向(即F1方向)的第一隔离结构，平行于第二方向(即F2方向)的第二隔离结构209(即802)、埋入式栅极字线结构219(即803)和位线接触806，准确的控制埋入式栅极字线结构在有源区中的位置。

综上所述，基于上述步骤流程、剖视图和俯视图可以看出，本实施例提供的制作方法通过以第二隔离为基准，通过多次不同介质层侧壁的形成，利用自对准技术定位栅极和位线接触的位置，克服光刻工艺造成的栅极对位不准的问题，避免埋入式栅极字线结构在有源区中的位置发生偏移而影响源漏极接触的面积，从而保证半导体器件的性能。

所属技术领域的技术人员能够理解，本实用新型的各个方面可以实现为系统、方法或程序产品。因此，本实用新型的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

此外，上述附图仅是根据本实用新型示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。