半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及半导体结构及其形成方法。
【背景技术】
[0002]随着系统芯片(SoC，System on Chip)将模拟电路和大规模数字系统集成在同一衬底上，由于数字状态的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进敏感的模拟电路中，形成衬底噪声，从而对敏感的模拟电路产生严重的影响，因此减少衬底噪声成为SoC设计中的重要问题之一。
【发明内容】
[0003]本发明方案要解决的问题是:对于位于同一衬底上的数字电路和模拟电路，数字电路中形成的扰动电荷能通过半导体衬底耦合进敏感的模拟电路中，形成衬底噪声。
[0004]为解决上述问题，本发明提供了一种半导体结构，包括:
[0005]半导体衬底；位于所述半导体衬底内的第一区域、第二区域，所述第一区域和所述第二区域内分别形成有第一电路模块和第二电路模块；位于所述第一区域和第二区域之间的界面区域；位于所述第一区域内的第一隔离阱和位于所述第二区域内的第二隔离阱，所述第一隔离阱和第二隔离阱具有第一电阻率和第二电阻率；以及至少位于所述界面区域内的保护区域，所述保护区域具有第三电阻率，所述第三电阻率大于所述第一电阻率且大于所述第二电阻率。
[0006]可选地，所述半导体衬底是P型衬底，所述半导体衬底的电阻率大于所述第一电阻率且大于所述第二电阻率，所述界面区域的部分直接作为所述保护区域。
[0007]可选地，所述保护区域通过在所述半导体衬底的界面区域采用N型离子低掺杂形成。
[0008]可选地，所述半导体结构还包括:位于所述界面区域内的浅沟槽隔离区，所述浅沟槽隔离区与所述保护区相接触，共同将所述第一区域和第二区域分隔开。
[0009]可选地，所述半导体结构还包括:位于所述保护区域内的第一接地区域，所述第一接地区域电阻率小于所述第一电阻率且小于所述第二电阻率，所述第一接地区域接地信号。
[0010]可选地，所述保护区域还包括所述界面区域之外的第一区域的外围或者第二区域的外围。
[0011 ] 可选地，所述半导体结构还包括:位于所述保护区域内的第二接地区域，所述第二接地区域包围所述第一区域或第二区域，所述第二接地区域的电阻率小于所述第一电阻率且小于所述第二电阻率，所述第二接地区域接地信号。
[0012]可选地，所述保护区域包括第一子保护区域和第二子保护区域，所述第一子保护区域包围第一区域，所述第二子保护区域包围第二区域。
[0013]可选地，所述半导体结构还包括:位于所述保护区域内的第三接地区域，所述第三接地区域包括包围所述第一区域的第一子接地区域和包围所述第二区域的第二子接地区域，所述第一子接地区域和第二子接地区域的电阻率低于所述第一电阻率且低于所述第二电阻率，所述第一子接地区域和第二子接地区域接地信号。
[0014]另外，本发明还提供了一种半导体结构的形成方法，包括:
[0015]提供半导体衬底，所述半导体衬底包括第一区域、第二区域以及位于第一区域和第二区域之间的界面区域，所述第一区域用于形成第一电路模块，所述第二区域用于形成第二电路模块；在半导体衬底内的所述第一区域和第二区域分别形成第一隔离阱和第二隔离阱，所述第一隔离阱和第二隔离阱具有第一电阻率和第二电阻率；以及至少在所述界面区域形成保护区域，所述保护区域具有第三电阻率，所述第三电阻率大于所述第一电阻率，所述第三电阻率大于第二电阻率。
[0016]可选地，所述半导体衬底是P型衬底，所述半导体衬底的电阻率大于所述第一电阻率，所述半导体衬底的电阻率大于所述第二电阻率，所述半导体衬底的界面区域的部分直接作为所述保护区域。
[0017]可选地，所述保护区域通过在所述半导体衬底的界面区域采用N型离子低掺杂形成。
[0018]可选地，所述半导体结构的形成方法还包括在所述第一区域和第二区域之间的界面区域形成浅沟槽隔离区，所述浅沟槽隔离区与所述保护区相接触共同将所述第一区域和第二区域分隔开。
[0019]可选地，所述半导体结构的形成方法还包括在所述保护区域内形成第一接地区域，所述第一接地区域电阻率小于所述第一电阻率且小于所述第二电阻率，所述第一接地区域接地信号。
[0020]可选地，所述保护区域还包括所述界面区域之外的第一区域的外围或者第二区域的外围。
[0021]可选地，所述半导体结构的形成方法还包括在所述保护区内形成第二接地区域，所述第二接地区域包围所述第一区域或第二区域，所述第二接地区域的电阻率小于所述第一电阻率且小于所述第二电阻率，所述第二接地区域接地信号。
[0022]可选地，所述保护区域包括第一子保护区域和第二子保护区域，所述第一子保护区域包围第一区域，所述第二子保护区域包围第二区域。
[0023]可选地，所述半导体结构的形成方法还包括在所述保护区域内形成第三接地区域，所述第三接地区域包括包围所述第一区域的第一子接地区域和包围所述第二区域的第二子接地区域，所述第一子接地区域和第二子接地区域的电阻率低于所述第一电阻率且低于所述第二电阻率，所述第一子接地区域和第二子接地区域接地信号。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明技术方案中的第一电路模块和第二电路模块分别位于第一隔离阱和第二隔离阱中，第一隔离阱和第二隔离阱之间的保护区域的电阻率大于第一隔离阱的电阻率且大于第二隔离阱的电阻率，这样，电荷很难从第一隔离阱或者第二隔离阱进入到该保护区域。因此，该保护区域减少了第一电路模块和第二电路模块之间的电荷流动，从而有效地减小了衬底噪声对电路模块的影响。
[0026]进一步地，保护区域还可以是环绕第一隔离阱或第二隔离阱的单保护环结构，也可以是由环绕第一隔离阱的保护环和环绕第二隔离阱的保护环构成的双保护环结构，保护环结构可以有效地防止电荷在第一电路模块和第二电路模块之间流动，更好地减少了衬底噪声。
[0027]另外，通过在保护区域内形成高掺杂的接地区域且接地区域的电阻率小于第一隔离阱的电阻率且小于第二隔离阱的电阻率，可以将进入到保护区域内的噪声引至地端，从而进一步有效地减少了衬底噪声。
[0028]在工艺方面，本发明技术方案中需要形成的阱区、浅沟槽隔离区和高掺杂区域在现有技术中也需要形成，所以本发明不需要更多的掩模板。
【附图说明】
[0029]图1为通常的一种减少衬底噪声的半导体结构的剖面结构示意图；
[0030]图2为本发明一个实施例的半导体结构100的剖面结构示意图；
[0031]图3为图2所示的半导体结构100的俯视示意图；
[0032]图4为本发明一个实施例的半导体结构200的剖面结构示意图；
[0033]图5为本发明一个实施例的半导体结构300的剖面结构示意图；
[0034]图6为图5所示的半导体结构300的俯视图；
[0035]图7为本发明一个实施例的半导体结构400的剖面结