407和所述第二接地区域408为高掺杂区域，均接地信号，并且电阻率都小于所述第一隔离阱402的电阻率且都小于所述第二隔离阱403的电阻率。由于所述接地区域407和408具有相对较低的电阻率，进入保护环内的噪声会被它们引至地端，从而进一步减少了噪声对电路模块的干扰。所述第一接地区域407和所述第二接地区域408可以利用P型掺杂剂掺杂，例如硼或者铟，以实现P+型掺杂。
[0062]图8为本发明另一个实施例的半导体结构500的剖面结构示意图。图9为图8所示的半导体结构500的俯视图。
[0063]结合图8和图9，本发明实施例与图5所示的半导体结构300的区别在于:所述半导体衬底501不仅在第二隔离阱503的外围形成了一个保护环，还在所述第一隔离阱502的外围形成了一个保护环。所述双保护环结构比第三实施例中的单保护环结构具有更好的噪声隔离作用。
[0064]请参考图10，图10示出了现有技术和图8所示的半导体结构500的散射参量S21与电路工作频率的关系的曲线对比图。曲线A示出了现有技术中如图1所示的半导体结构的散射参量S21与电路工作频率的关系曲线，曲线B示出了如图8所示的半导体结构500的散射参量S21与电路工作频率的关系曲线。其中，散射参量S21越小，代表半导体结构的噪声隔离能力越好。
[0065]如图10所示，本发明实施例提供的半导体结构的噪声隔离能力明显好于现有技术中的半导体结构的噪声隔离能力。
[0066]图11为本发明另一个实施例的半导体结构600的剖面结构示意图。图12为图11所示的半导体结构600的俯视图。
[0067]请参考图11，所述半导体结构600包括:半导体衬底601，第一隔离阱602，第二隔离阱603，第一浅沟槽隔离区604，第二浅沟槽隔离区605，第三浅沟槽隔离区606，第四沟槽隔离区607，第一接地区域608，第二接地区域609以及第三接地区域610。所述第一隔离阱602和第二隔离讲603分别用于形成第一电路模块6021和第二电路模块6031,所述第一浅沟槽隔离区604和所述第二浅沟槽隔离区605分别位于所述第一隔离阱602相对的两侧，所述第三浅沟槽隔离区606和所述第四浅沟槽隔离区607分别位于所述第二隔离阱603相对的两侧，所述第二浅沟槽隔离区605和所述第三浅沟槽隔离区606位于所述第一隔离阱602和第二隔离阱603之间的区域。如图11所示，所述第一接地区域608位于所述第一浅沟槽隔离区604的一侧，所述第二接地区域609位于所述第二浅沟槽隔离区605和所述第三浅沟槽隔离区606之间，所述第三接地区域610位于所述第四浅沟槽隔离区607的一侧。在其他实施例中，所述第一接地区域608、第二接地区域609和第三接地区域610还可以位于保护区611内的其他位置。
[0068]结合图11和图12，本发明实施例与图5所示的半导体结构500的区别在于:除了半导体衬底601在所述第一隔离阱602的外围以及在所述第二隔离阱603的外围都形成了保护环以外，本发明实施例提供的结构还包括所述第一接地区域608、所述第二接地区域609和所述第三接地区域610，所述第一接地区域608、所述第二接地区域609和所述第三接地区域610为高掺杂区域，均接地信号，并且它们的电阻率都小于所述第一隔离阱602的电阻率且都小于所述第二隔离阱603的电阻率。由于所述接地区域608、609和610具有相对较低的电阻率，进入双保护环内的噪声会被它们引至地端，从而进一步减少了噪声对电路模块的干扰。所述第一接地区域608、所述第二接地区域609和所述第三接地区域610可以利用P型掺杂剂掺杂，例如硼或者铟，以实现P+型掺杂。
[0069]相应地，本发明的实施例还提供了半导体结构的形成方法。
[0070]图13至图18为图11所示的半导体结构的形成方法的剖面结构示意图。在本实施例中，一种半导体结构700的形成方法包括:
[0071]如图13所示，提供半导体衬底701，所述半导体衬底701具有第一表面SI和第二表面S2，在第一表面SI上刻蚀出四个浅沟槽，再进行氧化物填充，随之去除多余的氧化层使得氧化层的顶端与所述第一表面SI齐平，即在所述四个浅沟槽内分别形成了浅沟槽隔离区 702,703,704 和 705。
[0072]如图14所不,在所述半导体衬底701的第一表面SI旋涂光刻胶层706,经过曝光显影工艺，在光刻胶层706上形成第一开口 707和第二开口 708。所述第一开口 707具有与待形成的第一隔离阱710对应的形状，所述第二开口 708具有与待形成的第二隔离阱711对应的形状。
[0073]如图15所示，沿着所述第一开口 707和所述第二开口 708，向半导体衬底701中注入掺杂离子709，以形成第一隔离阱710和第二隔离阱711。所述第一隔离阱710和所述第二隔离阱711的电阻率均小于所述半导体衬底701的电阻率。这样，所述第一隔离阱710外围的半导体衬底701和所述第二隔离阱711外围的半导体衬底701各形成了一个环形保护区。
[0074]在本实施例中，第一隔离阱710和第二隔离阱711为P阱，所述掺杂离子709可以是硼离子。在其他实施例中，第一隔离阱710和第二隔离阱711还可以为N阱，所述掺杂离子709可以是氮离子、磷离子或砷离子。
[0075]所述第一隔离阱710和所述第二隔离阱711分别用于形成第一电路模块7101和第二电路模块7111。如上所述，半导体衬底701在第一隔离阱710和第二隔离阱711外围均形成了环形保护区，所述双环保护区能够防止电荷在所述第一电路模块7101和所述第二电路模块7111之间流动，有效地减小了衬底噪声。
[0076]如图16所示，去除所述光刻胶层706，在所述半导体衬底701的第一表面旋涂光刻胶层712，经过曝光显影工艺，在光刻胶层712上形成第三开口 713、第四开口 714和第五开口 715。所述第三开口 713具有与待形成的第一高掺杂区域717对应的形状，所述第四开口 714具有与待形成的第二高掺杂区域718对应的形状，所述第五开口 715具有与待形成的第三高掺杂区域719对应的形状。
[0077]如图17所示，沿所述第一开口 713、所述第二开口 714和所述第三开口 715，向半导体衬底701中注入掺杂离子716，以形成第一高掺杂区域717、第二高掺杂区域718和第三高掺杂区域719。所述第一高掺杂区域717、所述第二高掺杂区域718和所述第三高掺杂区域719的离子浓度大于所述第一隔离阱710的离子浓度且大于所述第二隔离阱711的离子浓度，即高掺杂区域的电阻率小于所述第一隔离阱710的电阻率且小于所述第二隔离阱711的电阻率。所述高掺杂区域用于将进入到保护区内的噪声引至地端，进一步减小了衬底噪声对电路模块的干扰。
[0078]在本实施例中，所述第一高掺杂区域717、第二高掺杂区域718和第三高掺杂区域719为P型高掺杂区域，所述掺杂离子716可以是硼离子或者铟离子，以实现P+型掺杂。所述第一高掺杂区域717、第二高掺杂区域718和第三高掺杂区域719的类型与之前形成