的第一隔离阱710和第二隔离阱711的类型相同。在其他实施例中，所述第一高掺杂区域717、第二高掺杂区域718和第三高掺杂区域719还可以为N型高掺杂区域。
[0079]由于现有技术中也要形成阱区、浅沟槽隔离区，并且在形成电路模块的PMOS晶体管的源区和漏区时也需要形成高掺杂区域，所以本发明技术方案不需要更多的掩模板。
[0080]如图18所示，去除所述光刻胶层712，并将所述第一高掺杂区域717、所述第二高掺杂区域718和所述第三高掺杂区域719接地信号。
[0081]经过上述步骤，形成了包围第一隔离阱710和第二隔离阱711的双环保护区720，有效地防止了第一电路模块7101和第二电路模块7111间电荷的流动，减小了衬底噪声。并且，所述接地的第一高掺杂区域717、第二高掺杂区域718和第三高掺杂区域719可以将进入到保护区720内的噪声引至地端，进一步地减小了衬底噪声。
[0082]虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定范围。
【主权项】
1.一种半导体结构,包括: 半导体衬底； 位于所述半导体衬底内的第一区域、第二区域，所述第一区域和所述第二区域内分别形成有第一电路模块和第二电路模块； 位于所述第一区域和第二区域之间的界面区域； 位于所述第一区域内的第一隔离阱和位于所述第二区域内的第二隔离阱，所述第一隔离阱和第二隔离阱具有第一电阻率和第二电阻率；以及 至少位于所述界面区域内的保护区域，所述保护区域具有第三电阻率，所述第三电阻率大于所述第一电阻率且大于所述第二电阻率。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体衬底是P型衬底，所述半导体衬底的电阻率大于所述第一电阻率且大于所述第二电阻率，所述界面区域的部分直接作为所述保护区域。
3.根据权利要求1所述的半导体结构，其特征在于，所述保护区域通过在所述半导体衬底的界面区域采用N型离子低掺杂形成。
4.根据权利要求1所述的半导体结构，其特征在于，还包括:位于所述界面区域内的浅沟槽隔离区，所述浅沟槽隔离区与所述保护区相接触，共同将所述第一区域和第二区域分隔开。
5.根据权利要求1所述的半导体结构，其特征在于，还包括:位于所述保护区域内的第一接地区域，所述第一接地区域电阻率小于所述第一电阻率且小于所述第二电阻率，所述第一接地区域接地信号。
6.根据权利要求1所述的半导体结构，其特征在于，所述保护区域还包括所述界面区域之外的第一区域的外围或者第二区域的外围。
7.根据权利要求5所述的半导体结构，其特征在于，还包括:位于所述保护区域内的第二接地区域，所述第二接地区域包围所述第一区域或第二区域，所述第二接地区域的电阻率小于所述第一电阻率且小于所述第二电阻率，所述第二接地区域接地信号。
8.根据权利要求1所述的半导体结构，其特征在于，所述保护区域包括第一子保护区域和第二子保护区域，所述第一子保护区域包围第一区域，所述第二子保护区域包围第二区域。
9.根据权利要求5所述的半导体结构，其特征在于，还包括:位于所述保护区域内的第三接地区域，所述第三接地区域包括包围所述第一区域的第一子接地区域和包围所述第二区域的第二子接地区域，所述第一子接地区域和第二子接地区域的电阻率低于所述第一电阻率且低于所述第二电阻率，所述第一子接地区域和第二子接地区域接地信号。
10.一种半导体结构的形成方法，包括: 提供半导体衬底，所述半导体衬底包括第一区域、第二区域以及位于第一区域和第二区域之间的界面区域，所述第一区域用于形成第一电路模块，所述第二区域用于形成第二电路模块； 在所述半导体衬底内的所述第一区域和第二区域分别形成第一隔离阱和第二隔离阱，所述第一隔离阱和第二隔离阱具有第一电阻率和第二电阻率；以及 至少在所述界面区域形成保护区域，所述保护区域具有第三电阻率，所述第三电阻率大于所述第一电阻率，所述第三电阻率大于第二电阻率。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体衬底是P型衬底，所述半导体衬底的电阻率大于所述第一电阻率，所述半导体衬底的电阻率大于所述第二电阻率，所述半导体衬底的界面区域的部分直接作为所述保护区域。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述保护区域通过在所述半导体衬底的界面区域采用N型离子低掺杂形成。
13.根据权利要求10所述的半导体结构的形成方法，其特征在于，还包括在所述第一区域和第二区域之间的界面区域形成浅沟槽隔离区，所述浅沟槽隔离区与所述保护区相接触共同将所述第一区域和第二区域分隔开。
14.根据权利要求10所述的半导体结构的形成方法，其特征在于，还包括在所述保护区域内形成第一接地区域，所述第一接地区域电阻率小于所述第一电阻率且小于所述第二电阻率，所述第一接地区域接地信号。
15.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述保护区域还包括所述界面区域之外的第一区域的外围或者第二区域的外围。
16.根据权利要求14所述的半导体结构的形成方法，其特征在于，还包括在所述保护区内形成第二接地区域，所述第二接地区域包围所述第一区域或第二区域，所述第二接地区域的电阻率小于所述第一电阻率且小于所述第二电阻率，所述第二接地区域接地信号。
17.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述保护区域包括第一子保护区域和第二子保护区域，所述第一子保护区域包围第一区域，所述第二子保护区域包围第二区域。
18.根据权利要求14所述的半导体结构的形成方法，其特征在于，还包括在所述保护区域内形成第三接地区域，所述第三接地区域包括包围所述第一区域的第一子接地区域和包围所述第二区域的第二子接地区域，所述第一子接地区域和第二子接地区域的电阻率低于所述第一电阻率且低于所述第二电阻率，所述第一子接地区域和第二子接地区域接地信号。
【专利摘要】本发明提供一种半导体结构及其形成方法。所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域、第二区域以及位于第一区域和第二区域之间的界面区域，所述第一区域用于形成第一电路模块，所述第二区域用于形成第二电路模块；在半导体衬底内的第一区域和第二区域分别形成第一隔离阱和第二隔离阱，所述第一隔离阱和第二隔离阱具有第一电阻率和第二电阻率；以及至少在所述界面区域形成保护区域，所述保护区域具有第三电阻率，所述第三电阻率大于所述第一电阻率，所述第三电阻率大于第二电阻率。
【IPC分类】H01L23-64, H01L21-02, H01L23-58
【公开号】CN104659023
【申请号】CN201310583045
【发明人】盛亚, 姚晓芳
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年5月27日
【申请日】2013年11月19日