明】
[0042]
[0043]上述及其他特征和优点将通过附图中示出的示例实施方式的更详细描述而变得明显，其中在不同的视图中相同的参考标号始终涉及相同或相似的部件。附图不必按比例，重点在于示出发明构思的原理。
[0044]图1A和IB是截面图，示出根据发明构思的示例实施方式进行表面处理的方法。
[0045]图2A和2B是截面图，示出根据发明构思的另一示例实施方式进行表面处理的方法。
[0046]图3是根据发明构思的示例实施方式的半导体器件的布局图。
[0047]图4A至4C是示出根据发明构思的示例实施方式的半导体器件的截面图，与图3的线A-A’、B-B’和C-C’对应。
[0048]图4D是透视图，示出如图3所示的示范性的低压晶体管。
[0049]图5A至16A是截面图，示出对应于图4A的半导体器件的示范性制造方法。
[0050]图5B至16B是截面图，示出对应于图4B的半导体器件的示范性制造方法。
[0051]图5C至16C是截面图，示出对应于图4C的半导体器件的示范性制造方法。
[0052]图17A至17C是示出根据发明构思的另一示例实施方式的半导体器件的截面图，与图3的线A-A’、B-B’和C-C’对应。
[0053]图18A至21A是截面图，示出对应于图17A的半导体器件的示范性制造方法。
[0054]图18B至21B是截面图，示出对应于图17B的半导体器件的示范性制造方法。
[0055]图18C至21C是截面图，示出对应于图17C的半导体器件的示范性制造方法。
[0056]图22是示意框图，示出包括根据发明构思的示例实施方式的半导体器件的存储卡。
[0057]图23是示意框图，示出包括根据发明构思的示例实施方式的半导体器件的信息处理系统的示例。
【具体实施方式】
[0058]
[0059]现将在下文参考附图更充分地描述发明构思的示例实施方式；然而，它们可以以不同的形式实现且不应被理解为限于在此阐述的示例实施方式。
[0060]在附图中，为了图示清楚可以夸大层和区域的尺寸。
[0061]这里使用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
[0062]应当理解的是，当元件被称为“连接到”或“联接到”另一元件时，它能够直接连接或联接到另一元件或者可以存在中间元件。相反，当元件被称为“直接连接到”或“直接联接到”另一元件，或者“接触”另一元件时，不存在中间元件。用于描述元件或层之间的关系的其他词语应当以相似的方式解释(例如，“在...上”与“直接在...上”、“在...下面”与“直接在...下面”、“在...之间”与“直接在...之间”、“相邻”与“直接相邻”)。
[0063]可以理解虽然术语“第一”、“第二”等可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。除非内容指示另外的意思，这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离示例实施方式的教导。类似地，首先发生的工艺可以被称为“第二”工艺，稍后发生的工艺可以被称为“第一”工艺。这样，为了重申，除非对于诸如“第一”和“第二”的术语上下文给出特定的与顺序有关的含义、与时间有关的含义、或其他基于上下文的含义，否则这些术语仅用于命名惯例。
[0064]在这里为了描述的方便，可以使用空间关系术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间关系术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
[0065]术语“一”和“该”以及相似的对象在描述实施例的上下文中(尤其在后面的权利要求的上下文中)的使用将被解释为覆盖单数和复数两者，除非上下文清楚地在此指示另外的意思。术语“包含”、“具有”、“包括”和“含有”将理解为开放式术语(即，意味着“包括，但不限于”)，除非另有陈述。
[0066]除非另有界定，这里使用的所有技术和科学术语具有本领域的普通技术人员共同理解的相同的意思。还可以理解在此提供的任意和所有示例或示范性术语的使用仅旨在更好地说明示例实施方式而并非对发明构思的范围的限制，除非另外明确地如此界定。
[0067]将参考透视图、截面图和/或平面图描述示例实施方式。示例视图的外形可根据例如制造技术和/或公差而改变。因此，示例实施方式不旨在限制该范围，而是涵盖例如由于制造工艺上的改变而引起的所有改变和改进。因此，附图中示出的区域以示意形式被示出，区域的形状以图示的方式简单地呈现而不作为限制。
[0068]如这里所用的术语诸如“相同”、“平面”或“共面”当涉及取向、布局、位置、形状、尺寸、数量或其它计量时未必意味着精确相同的取向、布局、位置、形状、尺寸、数量或其他计量，而是旨在包括在因例如制造工艺导致可能发生的允许误差之内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它计量。术语“基本上”或“大约”可以用于此来反映此含义。
[0069]在下文，将参考附图详细描述发明构思的示例实施方式。
[0070]图1A和IB是截面图，示出根据发明构思的示例实施方式进行表面处理的方法。
[0071]参考图1A和1B，基板I可提供于装置的能够产生等离子体的腔室中。基板I可包括例如II1-V族半导体中的至少一种元素。例如，具有上表面的基板I可包括硅基板、锗基板和/或硅锗基板。基板I的上表面可被蚀刻工艺损坏，因此基板I的上表面可变得不平坦且具有表面粗糙度。
[0072]可在基板I的上表面上进行表面处理，例如使用包含惰性气体和氢气中至少一个的等离子体气体(G*)。惰性气体可包括氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和氡(Rn)中的至少一个。在一个实施方式中，表面处理可在小于或等于大约999Torr的压力下进行。在一个实施方式中，可以在大约IkW至大约5kW，更具体地，大约2kW至大约4kW的功率范围内产生等离子体气体。等离子体气体可以通过使用直接型等离子体(direct plasma)、远程等离子体(remote plasma)、射频等离子体、微波等离子体、感应親合等离子体、电容親合等离子体和电子回旋共振等离子体中的至少一个而产生。可在小于或等于大约700°C，具体地大约300°C至大约500°C的更低温度下进行大约10秒至大约999秒时长的表面处理。
[0073]如果在上述的更低温度下进行表面处理，则通过等离子体气体产生的热能可仅被传送到基板I的表面，并且可在基板I的表面上观察到奥斯特瓦尔德熟化(Ostwaldripening phenomenon)现象。例如，基板I可具有由于表面粗糙度导致的从基板I突出的许多小突起，在表面处理之后小突起会消失或具有减小的尺寸。具体地，由于在相同温度下小突起与基板I之间的表面能量差异，导致会发生奥斯特瓦尔德熟化现象。因此，基板I的表面粗糙度可减小，基板I可被平坦化，如图1B所示。在表面处理之后，基板的均方根平均粗糙度(Rq)可小于或等于大约2nm。此Rq可基于由从该表面的算术平均高度起的各个峰高度和深度获得的值来确定。在某些实施方式中，表面处理可在大约5Torr至大约25Torr的压力下进行。基板I的表面粗糙度可通过使用上述惰性气体当中的氦(He)气被更有效地改善。
[0074]另一方面，如果表面处理在高于700°C的温度下进行，过多的热能可传送到基板I中的硅分子的化学键，基板I的上表面可过度地变形并且一些小突起会被桥接以彼此连接。
[0075]图2A和2B是截面图，示出根据发明构思的另一示例实施方式进行表面处理的方法。
[0076]参考图2A和2B，从基板I突出的鳍2可形成在基板I上。具有上表面和侧壁的鳍2可通过局部地蚀刻基板I的一部分而形成。结果，鳍2的上表面处的宽度(例如，如图2A所示，在水平方向上的宽度)可小于或等于10nm。鳍2的侧壁可倾斜，即，形成在鳍2的上表面和侧壁之间的第一角度Θ I可大于90°。鳍2的侧壁可被损坏并且具有类似于如图1A所示的基板I的上表面的表面粗糙度。可在鳍2的上表面和侧壁上进行表面处理。结果，鳍2的上表面和侧壁的表面粗糙度可通过奥斯特瓦尔德熟化现象而减少，如图2B所示。另夕卜，在表面处理之后，第一角度Θ I可变为第二角度Θ2。第二角度Θ 2可以是基本90°。由此，分别在鳍2的上部、中间部分和底部处的鳍2的第一宽度、第二宽度和第三宽度可基本上彼此相同。如果第一角度Θ I变为基本90°，则可改善鳍2中的沟道的可控制性。
[0077]在鳍2上进行表面处理的工艺条件可以与上述参考图1A和IB描述的工艺条件相同。例如，表面处理可以在小于或等于大约700°C，具体地大约300°C至大约500°C的温度下进行。表面处理可以在小于或等于大约999T0rr的压力，在一个实施方式中具体地在小于或等于大约ITorr的压力下进行。可以在大约IkW至大约5kW，更具体地，大约2kW至大约4kff的功率范围内产生等离子体。鳍2的表面粗糙度可以利用包含惰性气体和氢气中至少一个的等离子体气体来减小。鳍2的表面粗糙度可通过使用上述惰性气体当中的氦(He)气被更有效地改善。
[0078]如上所述，基板I的表面粗糙度可以减小，鳍2的形状也可通过进行表面处理而变为更好的形状。如果鳍2的宽度小于10nm，则形状的改变可以是非常重要的因素以提高器件性能。
[0079]图3是根据发明构思的示例实施方式的半导体器件的布局图。图4A至4C是示出根据发明构思的示例实施方式的半导体器件的截面图，与图3的线A-A’、B-B’和C-C’对应。图4D是透视图，示出如图3所示的低压晶体管。
[0080]参考图3和图4A至4D，沟槽区5，也被称为凹进区，可以形成在包含低压晶体管区LV和高压晶体管区HV的基板I中。基板I例如可包括刚性基板，例如，体硅基板或绝缘体上硅(SOI)基板。器件隔离膜9，更一般地被称为器件隔离层，可以设置在沟槽区5中。器件隔离膜9可例如包括硅氧化物层。从基板I突出的第一有源区6a可以设置在形成于低压