晶体管区LV中的器件隔离膜9之间。第一有源区6a的上表面可具有比器件隔离膜9的底部高的水平。从基板I突出的第二有源区6b可以设置在形成于高压晶体管区HV中的器件隔离膜9之间。第二有源区6b的上表面也可以具有比器件隔离膜9的底部高的水平。具有上表面的第一鳍Fl和第二鳍F2可以分别设置在第一有源区6a和第二有源区6b上。第一鳍Fl和第二鳍F2的上表面可具有比第一和第二器件隔离膜9的上表面高的水平。第一有源区6a和第二有源区6b以及第一鳍Fl和第二鳍F2可以是基板I的一部分。在一个实施方式中，有源区(6a或6b)，或组合的有源区和鳍(例如，6a和F1，或6b和F2)，可以被称为基板I的突起区或者突起有源区或突起部分，基板I的被器件隔离膜9覆盖的区域可以被称为基板I的非突起区或非突起部分，或基板的凹进区。
[0081]低压栅电极图案LG可以形成在第一鳍Fl上。低压栅电极图案LG可覆盖第一鳍Fl的上表面和侧壁，并包括中间层25、高k介电层27和/或栅电极层29。中间层25可包括例如硅氧化物层。高k介电层27可包括例如铪氧化物层，其具有比中间层25高的介电常数。栅电极层29可包括例如钛氮化物层(TiN)和/或钨层(W)。第一源/漏极外延层19a可以设置在低压栅电极图案LG的两侧。第一源/漏极外延层19a的上表面可具有比低压栅电极图案LG的底部高的水平。在下文，在第一层上的第二层可以被称为"连续层"，其中第一层的晶体结构在第二层中连续(例如，由于外延生长)。
[0082]高压栅电极图案HG可以形成在第二鳍F2上。高压栅电极图案HG可覆盖第二鳍F2的上表面和侧壁，并包括高压栅介电层11b、高k介电层27和/或栅电极层29。高压栅介电层Ilb可包括例如硅氧化物层。第二源/漏极外延层19b可以设置在高压栅电极图案HG的两侧。第二源/漏极外延层19b的上表面可具有比高压栅电极图案HG的底部高的水平。
[0083]第一间隔物17a和第二间隔物17b可以形成在低压栅电极图案LG和高压栅电极图案HG的各自的侧部。层间介电层21可以形成在第一和第二源/漏极外延层19a和19b上。穿过层间介电层21的多个接触插塞45可以连接到第一和第二源/漏极外延层19a和19bo金属硅化物层43可以分别形成在多个接触插塞45与第一和第二源/漏极外延层19a和19b之间。
[0084]在一个实施方式中，沟槽5的底部和侧壁、基板I的上表面(例如，在沟槽的底部处和/或在上部侧壁表面处)、和/或第一和第二鳍Fl和F2的顶表面和侧壁的均方根平均粗糙度(Rq)可以小于或等于2nm。第一鳍Fl的顶表面的第一表面粗糙度可以小于第二鳍F2的顶表面的表面粗糙度。第一和第二鳍Fl和F2的上表面与任一侧壁之间的角度可以是基本90°。器件隔离膜的底部与侧壁之间的角度也可以是基本90°。
[0085]在一个实施方式中，在鳍诸如鳍Fl或F2的顶表面的宽度为大约1nm的情况下，沟槽5的底部和侧壁、基板I的上部侧壁表面、以及第一和第二鳍Fl和F2的顶表面和侧壁中的一个或多个的均方根平均粗糙度(Rq)可以小于或等于鳍的宽度的20%。
[0086]图5A至16A是对应于图4A的截面图，示出半导体器件的示范性制造方法。图5B至16B是对应于图4B的截面图，示出半导体器件的示范性制造方法。图5C至16C是对应于图4C的截面图，示出半导体器件的示范性制造方法。
[0087]参考图5A至5C，提供了具有低压晶体管区LV和高压晶体管区HV的基板I。基板I可包括II1-V族半导体中的至少一种元素。例如，具有上表面的基板I可包括硅基板、锗基板和/或硅锗基板。
[0088]参考图6A至6C，限定低压晶体管区LV中的第一有源区6a和高压晶体管区HV中的第二有源区6b的第一掩模图案3形成在基板I上。基板I可以通过利用第一掩模图案3作为蚀刻掩模的蚀刻工艺被局部地蚀刻以形成沟槽5、第一有源区6a和第二有源区6b。在沟槽5的底部和侧壁处的表面可以被蚀刻工艺损坏和变粗糙。如果器件隔离膜9形成在具有沟槽5的被损坏且粗糙的表面的沟槽5中，它可引起半导体器件的一些故障。因此，可以对沟槽5的底部和侧壁处的表面(例如，在沟槽5中基板I的上表面和基板I的形成沟槽的侧壁表面)进行表面处理，以便治愈该被损坏且粗糙的表面。
[0089]在某些实施方式中，可以通过与以上参考图1A和2B描述的相同的方法在沟槽5的底部和侧壁处的表面上进行表面处理。例如，可以利用包含惰性气体和氢气中至少一个的等离子体气体在小于或等于大约700°C的温度下进行表面处理，以减小沟槽5的底部和侧壁处的表面的均方根平均粗糙度(Rq)。沟槽5的底部和侧壁表面的均方根平均粗糙度(Rq)可变为小于或等于2nm。沟槽5的侧壁可以在蚀刻工艺之后倾斜。例如，沟槽的相对侧壁可彼此远离地倾斜，由此每个侧壁关于沟槽的底表面具有大于90°的角度。然而，沟槽5的底部和每个侧壁之间的角度可以通过表面处理而改变为基本90°。具体地，可以通过第一和第二表面处理的两个单独的工艺进行对于沟槽的表面处理。可以进行第一表面处理，以治愈被损坏的表面，可以进行第二表面处理以改变沟槽5的倾斜侧壁的形状。在一个实施方式中，可以利用氦等离子体气体在大约5Torr至大约25Torr的压力、大约2kW至大约4kW的功率、和大约300°C至大约500°C的温度下进行第一表面处理。可以利用氢等离子体气体在小于大约ITorr的压力、大约2kW至大约4kW的功率、和大约300°C至大约500°C的温度下进行第二表面处理。这样，可以在至少五倍地小于进行第一表面处理的压力的压力下进行第二表面处理。
[0090]在某些实施方式中，在第二表面处理中使用氢等离子体气体，与氦等离子体气体相比，降低了基板的活性能诸如表面能，这导致了具有基本90°的侧壁而不是倾斜的侧壁，如上所述。此外，通过减小在第二表面处理期间的压力，例如减小至小于ITorr，与大约5Torr至大约25Torr相比，可以实现基板的表面能的进一步降低。当使用氢等离子体气体(例如通过提高氢等离子体中使用的氢基团的密度)时，该压力的减小特别有效。
[0091]具体地，进行了昂贵的实验以测试形成具有期望特性的鳍表面的最佳条件。例如，测试了期望的热范围，发现在高于500°C的温度下，在鳍沟道中的诸如SiGe、Ge等的半导体材料的应力是松弛的，会发生额外的化学反应。此外，测试了各种压力范围，发现在大约5Torr与大约25Torr之间，可以形成低密度等离子体，这对于减小鳍的表面粗糙度而不改变鳍的结构是有利的。然而，在低于ITorr的压力下，可以形成高密度等离子体，这在改变鳍的结构方面更有效。通过进一步的测试，关于功率范围，发现2kW至4kW的功率范围是期望的，因为在2kW以下，等离子体不能有效地形成，而4kW以上导致高能离子，这可能导致不期望的S1x形成在基板上。
[0092]通篇说明书中，两个或更多个表面处理的组合可以被称为表面处理工艺，一起构成表面处理工艺的每个单独处理或单独处理的组可以被称为表面处理子工艺(例如，第一表面处理子工艺、第二表面处理子工艺等等)。然而，术语“处理工艺”可以一般地指代这些工艺或子工艺中的任意工艺。同样，术语“等离子体处理或等离子体表面处理”可进一步描述公开的表面处理。
[0093]参考图7A至7C，器件隔离膜9形成在沟槽5中。器件隔离膜9可以例如通过化学气相沉积(CVD)工艺形成并且利用回蚀刻工艺被平坦化以暴露第一掩模图案3的上表面。
[0094]参考图8A至SC，回蚀刻工艺可以继续以暴露第一有源区6a和第二有源区6b的侧壁的上部分。由此，覆盖第一有源区6a和第二有源区6b的侧壁的下部分的器件隔离膜9可保留在沟槽5中。第一鳍Fl和第二鳍F2具有比器件隔离膜9的上表面高的上表面，并且可以形成在第一有源区6a和第二有源区6b的上部分处。可以去除第一掩模图案3。第一鳍Fl和第二鳍F2的上表面和侧壁会通过回蚀刻工艺被损坏和变粗糙。第一鳍Fl和第二鳍F2的粗糙度可以是非常重要的因素，因半导体器件的小型化而负面地影响晶体管性能。因此，另一表面处理可以例如利用与参考图1A和2A描述的基本相同的方法在第一鳍Fl和第二鳍F2的暴露表面上进行。例如，可以利用包含惰性气体和氢气中至少一个的等离子体气体在小于或等于大约700°C的温度下进行表面处理，以减小第一鳍Fl和第二鳍F2的表面的均方根平均粗糙度(Rq)。第一鳍Fl和第二鳍F2的表面的均方根平均粗糙度(Rq)可变为小于或等于大约2nm。第一鳍Fl和第二鳍F2的侧壁可以在蚀刻工艺之后倾斜。例如，两个相对侧壁可朝向彼此倾斜，使得相邻的器件隔离膜的每个侧壁与顶表面之间的角度大于90°。然而，第一鳍Fl和第二鳍F2的每个侧壁与它的相邻器件隔离膜的顶表面之间的角度可以通过表面处理而变为基本90°。具体地，表面处理可包括通过第一和第二表面处理的两个单独的表面处理子工艺进行的表面处理工艺。可以进行第一表面处理以治愈损坏的表面，可以进行第二表面处理以改变第一鳍Fl和第二鳍F2的每个侧壁的倾斜形状。在一个实施方式中，可以利用氦等离子体气体在大约5Torr至大约25Torr的压力、大约2kW至大约4kW的功率、和大约300°C至大约500°C的温度下进行第一表面处理。可以利用氢等离子体气体在小于大约ITorr的压力、大约2kW至大约4kW的功率、和大约300°C至大约500°C的温度下进行第二表面处理。
[0095]参考图9A至9C，可以在基板I上进行清洁工艺。然后，第一栅介电层Ila和第二栅介电层Ilb分别形成在第一鳍Fl和第二鳍F2的上表面(例如，顶表面)上和侧壁上。第一栅介电层Ila和第二栅介电层Ilb可以例如通过利用热氧化工艺、化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺中的至少一个而形成。第一栅介电层Ila和第二栅介电层Ilb可以例如由娃氧化物形成。牺牲层和盖层可以形成在第一栅介电层Ila和第二栅介电层Ilb上并且通过蚀刻工艺被图案化。例如，第一牺牲层图案13a和第一盖层图案15a可以形成在第一栅介电层Ila上。第二牺牲层图案13b和第二盖层图案15b可以形成在第二栅介电层Ilb上。第一间隔物17a可形成在第一牺牲层图案13a和第一盖层图案15a的两个侧壁上。第二间隔物17b可以形成在第二牺牲层图案13b和第二盖层图案15b的两个侧壁上。第一牺牲层图案13a和第二牺牲层图案13b可相对于硅氧化物层以及第一和第二盖层15a和15b具有蚀刻选择性。第一牺牲层图案13a和第二牺牲层图案13b可以例如由多晶硅层形成。第一盖层15a和第二盖层15b可以例如由硅氮化物层形成。第一牺牲层图案13a和第二牺牲层图案13b可不仅覆盖第一和第二鳍Fl和F2的上部分还覆盖其侧壁。在某些实施方式中，