半导体装置及其制造方法
【技术领域】
[0001]本公开一般地涉及集成电路制造领域，更具体地，涉及一种包括可以减小面积开销的隔离部的半导体装置及其制造方法。
【背景技术】
[0002]随着对多功能、小型化电子设备的需求日益增长，期望在晶片上集成越来越多的器件。然而，在当前器件已经小型化到逼近物理极限的情况下，越来越难以进一步缩小每器件的平均面积。此外，任何面积开销都可能导致制造成本的增加。
[0003]满足小型化趋势的方案之一是立体型器件，例如FinFET (鳍式场效应晶体管)。在FinFET中，通过在高度方向扩展，降低了在晶片表面上占用的面积。但是，相对于平面型器件如MOSFET，FinFET之间的隔离占用更多的面积，因为每一隔离需要两个伪栅。
【发明内容】
[0004]鉴于上述问题，本公开提出了一种半导体器件及其制造方法，以至少解决上述问题和/或至少提供下述优点。
[0005]根据本公开的一个方面，提供了一种半导体装置。该装置可以包括绝缘体上半导体(SOI)衬底以及在SOI衬底上形成的第一半导体器件和第二半导体器件。第一半导体器件可以包括第一栅堆叠以及位于第一栅堆叠侧壁上的第一栅侧墙，第二半导体器件可以包括第二栅堆叠以及位于第二栅堆叠侧壁上的第二栅侧墙。该装置还可以包括在第一半导体器件和第二半导体器件之间形成的伪栅侧墙以及自对准于伪栅侧墙所限定的空间的隔离部，所述隔离部将第一半导体器件和第二半导体器件电隔离。
[0006]根据本公开的另一方面，提供了一种制造半导体装置的方法，包括:在SOI衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构；在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和伪栅侧墙；形成自对准于伪栅侧墙所限定的空间的沟槽，所述沟槽延伸进入SOI衬底中；在沟槽中填充电介质材料，形成隔离部。
[0007]根据本公开的实施例，可以形成自对准于伪栅侧墙之间的隔离部如STI。从而每一隔离只需要一个伪栅，降低了隔离部占用的面积。本公开的技术特别适用FinFET。
【附图说明】
[0008]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0009]图1-17是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；以及
[0010]图18-24是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。
【具体实施方式】
[0011]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0012]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0013]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0014]根据本公开的实施例，提供了一种半导体装置。该半导体装置例如制作于绝缘体上半导体(SOI)衬底上。该半导体装置可以包括在SOI衬底上相邻设置的第一半导体器件和第二半导体器件。这种半导体器件例如包括FinFET。这种情况下，每一半导体器件可以包括各自的鳍以及与鳍相交的栅堆叠。例如，鳍可以通过对SOI衬底的SOI层来得到。在一些示例中，第一半导体器件和第二半导体器件可以共用相同的鳍。此外，在栅堆叠的侧壁上，可以形成有栅侧墙(spacer)。
[0015]为了电隔离第一半导体器件和第二半导体器件(如果需要的话，例如在第一半导体器件和第二半导体器件可以共用相同的鳍的情况下)，可以在它们之间形成隔离部如浅沟槽隔离(STI)。该隔离部可以自对准于设于第一半导体器件和第二半导体器件之间的伪栅侧墙(在其内侧)所限定的空间。这种自对准的隔离部可以通过以伪栅侧墙为掩模刻蚀出进入SOI衬底中的沟槽(因此，该沟槽的侧壁大致沿伪栅侧墙的内壁延伸)，然后在沟槽内填充电介质材料来形成。隔离部(或者沟槽)可以贯穿SOI衬底的SOI层，到达SOI衬底的埋入绝缘层。
[0016]例如，伪栅侧墙可以按照与第一半导体器件和第二半导体器件各自的栅侧墙相同的工艺来制作。此外，可以按照与第一半导体器件和第二半导体器件各自的栅堆叠相同的工艺来形成伪栅堆叠。换言之，可以在第一半导体器件和第二半导体器件之间形成类似于第一和/或第二半导体器件的伪器件(包括伪栅堆叠和伪栅侧墙)。这些器件(包括伪器件)可以具有大致相同的栅堆叠和栅侧墙，且它们的栅堆叠以及相应地栅侧墙可以大致对准。
[0017]在第一半导体器件和第二半导体器件共用相同的鳍的情况下，伪栅结构也可以与鳍相交，从而形成伪FinFET。即，可以形成与公共的鳍相交的三个器件(包括一个伪器件)。此时，隔离部(或者沟槽)可以延伸穿过鳍，从而使得第一半导体器件和第二半导体器件各自的有源区隔离。
[0018]各半导体器件的源/漏区可以在各自的栅堆叠相对两侧形成于SOI衬底(具体地，其SOI层)中(在FinFET的情况下，例如形成于由SOI层构成的鳍中)。根据一有利示例，可以形成至少部分地嵌入于SOI衬底中的另外的半导体层，源/漏区可以至少部分地形成在该另外的半导体层中。这种另外的半导体层可以包括不同于SOI层的材料，以便将沟道区施加应力。例如，对于N型器件，可以施加拉应力；而对于P型器件，可以施加压应力。
[0019]根据本公开的实施例，该装置还可以包括在第一栅堆叠和/或第二栅堆叠的相对两侧在SOI衬底上形成的与相应栅堆叠邻接的导电层，这种导电层可以充当源/漏接触部。由于第一半导体器件和第二半导体器件之间伪栅侧墙的存在，伪栅侧墙可以将分属于第一半导体器件和第二半导体器件的源/漏接触部(或者说，导电层)分隔。
[0020]这种半导体装置例如可以如下来制作。例如，可以在SOI衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构，然后可以在各栅结构的侧壁上形成栅侧墙。在这些处理中，栅结构和伪栅结构可以相同地处理。即，可以按照形成三个栅结构的方式，来进行这些处理。例如，可以在SOI衬底上形成栅介质层和栅导体层，然后将它们构图为三个栅结构。还可以在栅导体层上形成掩模层，以便在后继处理中保护栅结构。然后，可以利用栅结构和栅侧墙进行器件的制作(例如，源/漏区形成)。为制作器件所进行的处理同样可以针对伪栅结构进行(得到伪器件)。
[0021]在进行