η+掺杂区可通过各种技术执行，并且包括但不限于:初始掺杂衬底的使用或者向衬底材料之中扩散或注入掺杂材料的使用，其中上述的掺杂材料可以从P、As、Sb和/或Bi的组中被选出以用于η-和/或η+掺杂。该技术可进一步包括掺杂层的沉积，例如，外延沉积、通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
[0038]在各种实施例中，η掺杂区的厚度可以小于或等于约100 μ m，例如小于或等于约50 μ m，例如小于或等于约10 μ m，例如在约5 μ m至约7 μ m范围内，或者例如从约2 μ m至5 μ m范围内。
[0039]在各种实施例中，η掺杂区的掺杂浓度可小于或等于约1018cm_3，例如小于或等于约117Cm 3，例如从约116Cm 3至约10 17cm 3的范围内，例如从约4X 10 16cm 3至约6 X 10 16cm 3的范围内。在各种实施例中，η掺杂区1704可在η+掺杂区1702上例如以约5X 1016cm_3的掺杂浓度、约6 μπι的厚度以及约1.51Χ10_3Ω.πι的电阻率外延地生长。
[0040]如图1B所示，该用于制造半导体结构100的方法可包括在η掺杂区104之上形成P掺杂区206。形成P掺杂区可通过各种技术被执行，并且可包括但不限于:向η掺杂区之中扩散或注入掺杂材料，其中上述的掺杂材料可以从B、Al、Ga、In和/或Ti的组中被选出以用于P掺杂。该技术可进一步包括掺杂层的沉积，例如外延沉积，例如通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
[0041]在各种实施例中，P掺杂区的形成可包括以小于或等于约500keV的离子能量注入离子，例如小于或等于约lOOkeV，例如在约1keV至约10keV的范围内，例如在约50keV至约70keV的范围内。在各种实施例中，硼离子可用于注入。
[0042]在各种实施例中，P掺杂区的形成可包括以小于或等于约116CnT2的注入剂量注入离子，例如小于或等于约1015cm_2，例如在约112CnT2至约10 15CnT2的范围内，例如在约113CnT2至约3X10 13CnT2的范围内，例如以约10 13CnT2的注入剂量。
[0043]在各种实施例中，P掺杂区的掺杂浓度可小于或等于约1018cm_3，例如从约5 X 116Cm 3至约5 X 10 17cm 3的范围内，例如约10 17cm 3。
[0044]在各种实施例中，P掺杂区的形成可额外地或可替换地包括，例如通过加热，使来自气态源或来自固态源的离子扩散进入η掺杂区中的过程，其中加热温度可以例如是1000C以上，持续时间大于60分钟。
[0045]如图1C所示，该用于制造半导体结构100的方法可包括在P掺杂区206至少形成p++掺杂区308。p ++掺杂区308的形成可通过各种技术执行，并且可包括但不限于:向衬底材料之中扩散或注入掺杂材料，其中上述的掺杂材料可以从B、Al、Ga、In和/或Ti的组中被选出以用于P掺杂。该技术可进一步包括掺杂层的沉积，例如外延沉积，例如通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
[0046]虽然碱性溶液通常相对于氧化物具有高惰性，但如果其直接与半导体接触，则以高蚀刻速率蚀刻半导体。如果在p++掺杂区308中的掺杂浓度足够高，这可被避免(参见图12，示出了蚀刻速率对硼掺杂浓度的依赖性)。在各种实施例中，在p++掺杂区308中的掺杂浓度可因此大于或等于约1019cm_3，例如从约4X 119CnT3至约3X 10 2°cm_3的范围内，例如从约7X 119CnT3至约2X 10 2°cm_3的范围内，从而在阳极碱性氧化期间避免p ++掺杂区308的蚀刻，这将在下文中进行更详细的描述。该掺杂浓度例如可通过具有大于或等于约115CnT2的注入剂量的离子注入而获得。
[0047]在各种实施例中，p++掺杂区的形成可进一步包括退火p++掺杂区308的过程。例如通过热退火执行该退火步骤。
[0048]如在图1D中所示，该用于制造半导体结构100的方法可进一步包括在P++掺杂区308之上(over或on)形成掩模416，并且在衬底中形成至少一个沟槽418，沟槽418穿过p掺杂区206延伸进入η掺杂区104之中。
[0049]在各种实施例中，形成掩模可包括在ρ++掺杂区308上形成至少一个掩模层416，在掩模层416上形成光致抗蚀剂层(未示出)，使用沟槽光掩模暴露光致抗蚀剂层的部分，移除光致抗蚀剂层被暴露的部分，并且移除在光致抗蚀剂层被移除的区域中的掩模层416。在各种实施例中，该至少一个掩模层416的形成可包括以下项或可由以下项组成:形成多个层410、412、414的堆叠，多个层410、412、414包括以下项或者由以下项组成:底部氧化物层410、氮化物层412和顶部氧化物层414。在各种实施例中，底部氧化物层410和顶部氧化物层414可包括S12或可由S1 2组成，并且氮化物层412可包括Si 3Ν4或由Si 3Ν4组成。在各种实施例中，掩模层410、412、414可具有例如在约1nm至约200nm范围内的厚度，例如在约1nm至约50nm范围内。在各种实施例中，形成掩模416可紧接着移除剩余的光致抗蚀剂。在各种实施例中，形成至少一个沟槽418可包括通过蚀刻技术蚀刻沟槽418。该蚀刻技术可包括但不限于:等离子蚀刻和干蚀刻。在各种实施例中，沟槽418可具有约2.2 μπι的深度和约0.75 μπι的末端宽度。在另外的过程中，沟槽418的转角可使用等离子蚀刻被弄圆。
[0050]如在图1E中所示，该用于制造半导体结构100的方法可包括移除顶部氧化物层414。移除顶部氧化物层414可包括但不限于:使用氧化物移除过程湿法化学移除顶部氧化物层414。该氧化物移除过程可以是但不限于湿蚀刻过程，例如使用但不限于使用HF作为蚀刻剂。
[0051]如图1F所示，该用于制造半导体结构100的方法可包括形成氧化物层624。在各种实施例中，氧化物层624的形成可通过氧化被执行，例如通过热氧化或者通过等离子氧化，从而在沟槽418中形成氧化物层624，但不在氮化物层412上形成氧化物层624，其中氧化物层624可基本上均匀地在沟槽418之内被形成，覆盖P掺杂区206和η掺杂区104两者的被暴露表面，沟槽418延伸穿过P掺杂区206，沟槽418延伸进入η掺杂区104。氧化物层624可形成保护层防止P掺杂区206和η掺杂区104被稍后过程中被用于阳极碱性氧化的基础(base)蚀刻。在各种实施例中，氧化物层可具有在约1nm至约50nm范围内的厚度，例如在约20nm至约40nm范围内。在各种实施例中，热氧化可在约860°C至约1100°C范围内的温度下被执行，例如在约900°C至约1050°C的范围内。
[0052]在各种实施例中，氧化物层624的形成可通过移除顶部氧化物层414被执行，紧接着热氧化产生氧化物层624，其可厚于氧化物层410。在氧化期间，氮化物层412可保护台面不被进一步氧化。此后，氮化物层412可被移除，紧接着使用HF的蚀刻过程移除氧化物层410。如果氧化物层410薄于氧化物层624，则有可能将氧化层410完全从台面的顶部移除，然而沟槽侧壁420仍然被氧化物层624或其部分覆盖。
[0053]如图1G所示，该用于制造半导体结构100的方法可包括移除氮化物层412。在各种实施例中，氮化物层412的移除可例如通过湿法化学移除氮化物层412被执行。在各种实施例中，底部氧化物层410可在氮化物层412的移除已完成之后被移除。在各种实施例中，底部氧化物层410可使用氧化物移除技术被移除，例如通过湿蚀刻过程，例如通过使用在蚀刻剂(例如，HF)之中浸渍半导体结构100的底部氧化物层410的湿蚀刻。在各种实施例中，在沟槽侧壁420上的氧化物层624不被移除或仅部分被移除，以此方式沟槽侧壁420仍然被氧化物覆盖。
[0054]如图1H所示，该用于制造半导体结构100的方法可包括阳极碱性氧化。该至少一个沟槽418可以以碱性液体或基础液被填充，从而沟槽418和p++掺杂区308可与碱性溶液828物理接触。碱性溶液可例如包括KOH、TMAH或KNO3,或者更普遍地供应0H_离子的任何碱性溶液。此布置意味着碱性溶液828和台面表面(即，在氧化物层624下面的P掺杂区206和η掺杂区104的表面)之间的直接电接触可通过ρ++掺杂区308被提供，其中碱性溶液828被设置的电势(接地电势)被耦接在P掺杂区之中。半导体结构100的背侧可通过卡盘(未示出)被设置为正电势Vao。这意味着由P掺杂区206和η掺杂区104形成的ρη结被反向偏置。肖特基二极管形成在半导体100和碱性溶液828的过渡区中，碱性溶液828表示电解液。由于在P++掺杂区308中的台面的上侧的ρ++掺杂，该肖特基二极管被退化，这意味着P掺杂区不是浮动的，但被设置为接地电压(除内置电压之外)。因此，该结构允许通过电解液(碱性溶液828)直接接触前侧，使繁琐且容易出错的针接触被淘汰。通过碱性溶液828蚀刻ρ++掺杂区308可通过选择足够高的P ++掺杂浓度(退化掺杂浓度)以提供蚀刻停止而被避免。以此方式，当半导体结构100被从碱性溶液828中移除时其不是相当具有决定性的。图12示出了对于包括不同KOH浓度的电解液，蚀刻速率对硼掺杂浓度的依赖性。
[0055]由P掺杂区206和η掺杂区104形成的ρη结，可被电压OV和Vao反向偏置，OV和电压Vao可分别被施加在于碱性溶液828和半导体结构100的背侧，导致OV和Vao之间的电压差(即，所施加电压)在Pn结处存在于垂直方向上。这意味着沟槽418在P掺杂区206的区中的侧壁420可以是无场的(参见图13，其示出了根据垂直坐标ζ的垂直于沟槽壁420的场强度分量的曲线图，其中在图1H中用虚线表示的切割中垂直坐标ζ从A点延伸到B点，并且还相比较空间电荷区的结构，其