一种双工作电压FinFET结构器件的制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种可在两种工作电压下工作的FinFET结构器件的制造方法。
【背景技术】
[0002]半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。IC性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。
[0003]—般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在20纳米节点之后，传统的平面CMOS技术将很难进一步发展。近年来，在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚20纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。
[0004]在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着IC工艺持续发展到纳米技术工艺节点，为了克服短沟道效应和提高单位面积的驱动电流密度，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维FinFET(鳍式场效应晶体管)器件结构的过渡问题。FinFET器件是一种多栅MOS器件，这种结构由于具有更多的栅控面积，更窄的沟道耗尽区域而拥有非常突出的短沟道控制力和很高的驱动电流。与平面晶体管相比，FinFET器件由于改进了对沟道的控制，从而减小了短沟道效应。
[0005]制造和设计中的挑战推动了 FinFET器件的发展。目前，FinFET器件因其自对准结构可由常规的平面CMOS工艺来实现，从而成为最有希望的多栅器件，并已出现在20nm技术代的应用中。然而，尽管现有的FinFET器件以及制造FinFET器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。
[0006]随着集成电路的发展，器件尺寸越来越小，集成度越来越高。同时，人们对器件的要求也变得越来越高，人们更希望在同一种器件上能够实现多种不同的性能要求。目前，FinFET器件的传统制作工艺是在衬底上进行整体制作，并形成一致的结构。由此使得一个器件只有一个工作电压，因而工作性能就显得比较单一。
【发明内容】
[0007]本发明的目的在于克服现有技术存在的上述缺陷，提供一种双工作电压FinFET结构器件的制造方法，使得在同一 FinFET结构器件上可以实现在两种不同的工作电压下工作，并可获得不同的器件性能。
[0008]为实现上述目的，本发明的技术方案如下:
[0009]一种双工作电压FinFET结构器件的制造方法，包括以下步骤:
[0010]步骤SO1:提供一半导体衬底，在所述衬底上形成一半导体层；
[0011]步骤S02:图案化所述半导体层，形成FinFET基体，包括形成相对设置的源区和漏区，以及并列位于所述源区和漏区之间的第一、第二 Fin结构；
[0012]步骤S03:对所述第二 Fin结构进行与源区和漏区相反的反型掺杂；
[0013]步骤S04:在所述衬底上形成一氧化物层，将所述FinFET基体覆盖；
[0014]步骤S05:形成一横跨所述第一、第二 Fin结构的栅极，并去除所述栅极底部以外区域的所述氧化物层，然后，在所述栅极两侧形成侧壁；
[0015]步骤S06:去除所述第一、第二 Fin结构之间的栅极和侧壁材料及其底部的氧化物层，以在所述第一、第二 Fin结构上对应形成第一、第二栅极结构。
[0016]优选地，在所述衬底上通过外延技术形成所述半导体层。
[0017]优选地，所述半导体层材料为单晶硅、锗硅或碳硅。
[0018]优选地，通过离子注入的方法对所述第二 Fin结构进行反型掺杂。
[0019]优选地，在所述衬底上通过原位水汽生成工艺、原子层沉积或化学气象沉积形成所述氧化物层。
[0020]优选地，所述氧化物层材料为Si02、S1N或Η??2。
[0021]优选地，所述栅极材料为通过化学气象沉积形成的多晶硅栅极材料。
[0022]优选地，所述侧壁材料由至少一层氧化娃或氮化娃构成。
[0023]优选地，所述栅极材料为通过物理气象沉积形成的金属或者金属硅化物栅极材料。
[0024]优选地，步骤S06中，去除所述第一、第二 Fin结构之间的栅极和侧壁材料及其底部的氧化物层的方法包括:先通过干法刻蚀方式去除所述第一、第二 Fin结构之间的栅极和侧壁材料，再通过湿法工艺方式去除其对应底部的所述氧化物层材料。
[0025]从上述技术方案可以看出，本发明通过对第二 Fin结构进行与源区和漏区相反的反型掺杂，可实现使第一、第二 Fin结构的不同沟道获得不同的导通电压，使得在同一FinFET结构器件上可以实现在两种不同的工作电压下工作；并可使器件可以根据需求的不同，在第一、第二 Fin结构之间进行电压的调整设定，以获得不同的器件性能。
【附图说明】
[0026]图1是本发明一种双工作电压FinFET结构器件的制造方法的流程图；
[0027]图2?图9是本发明一较佳实施例根据图1的方法形成的器件工艺结构示意图。
【具体实施方式】
[0028]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0029]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0030]在以下本发明的【具体实施方式】中，请参阅图1，图1是本发明一种双工作电压FinFET结构器件的制造方法的流程图；同时，请结合参阅图2?图9，图2?图9是本发明一较佳实施例根据图1的方法形成的器件工艺结构示意图。如图1所示，本发明的一种双工作电压FinFET结构器件的制造方法，包括以下步骤:
[0031]如框01所示，步骤SOl:提供一半导体衬底，在所述衬底上形成一半导体层。
[0032]请参阅图2，图2是形成半导体层的俯视方向示意图。本发明的衬底I可选为单晶的硅片或SOI (绝缘体上硅)衬底。以SOI工艺为例，但不限于SOI工艺，首先，可采用业界已有的公知技术，在SOI衬底I上采用例如外延生长技术来形成一半导体层2。作为一可选的实施方式，所述半导体层材料可以选用单晶硅、锗硅或碳硅等半导体材料。
[0033]如框02所示，步骤S02:图案化所述半导体层，形成FinFET基体，包括形成相对设置的源区和漏区，以及并列位于所述源区和漏区之间的第一、第二 Fin结构。
[0034]请参阅图3。接下来，可通过进行光刻胶的涂布、曝光和显影，对所述半导体层2进行图案化；然后，通过蚀刻工艺形成图示的FinFET基体，FinFET基体具有相对设置的源区3和漏区6，以及并列位于所述源区3和漏区6之间的第一、第二 Fin结构4、5 (第一、第二鳍形半导体结构4、5)。
[0035]如框03所示，步骤S03:对所述第二 Fin结构进行与源区和漏区相反的反型掺杂。
[0036]请参阅图4。接下来，可通过例如离子注入的方法，对第二 Fin结构5进行与源区3和漏区6相反的反型掺杂。对第一 Fin