非易失性半导体存储器器件的制作方法
【技术领域】
[0001]下述的实施例涉及非易失性半导体存储器器件。
【背景技术】
[0002]近年来，为了存储器基元的集成度更高，已经提出了包括三维结构的非易失性半导体存储器器件。举例而言，已知的有具有鳍片型堆叠结构的三维结构非易失性半导体存储器器件。
[0003]然而，在三维结构的非易失性半导体存储器器件中，其中堆叠的多个存储器基元通常具有不同的尺度、膜厚度或形状等，这导致了堆叠方向上的存储器基元具有不同特性的问题。
【发明内容】
[0004]根据下述实施例的非易失性半导体存储器器件包括半导体衬底、在水平于所述半导体衬底的表面的第一方向上排列的多个堆叠结构。该堆叠结构具有纵向方向，所述纵向方向是水平于所述半导体衬底的所述表面并且与所述第一方向交叉的第二方向。一个堆叠结构具有多个用作存储器基元的半导体层，所述半导体层在与所述第一和第二方向垂直的第三方向上堆叠于层间绝缘层之间。存储器膜形成于所述堆叠结构的所述第一方向上的侧表面上，所述存储器膜包括所述存储器基元的电荷积聚膜。导电膜隔着所述存储器膜形成在所述堆叠结构的所述第一方向上的侧表面上，所述导电膜用作所述存储器基元的控制电极。一个堆叠结构在包括所述第一和第三方向的横截面中具有宽度从远离所述半导体衬底的一侧向着所述半导体衬底增加的形状，一个导电膜在包括所述第二和第三方向的横截面中具有宽度从远离所述半导体衬底的一侧向着所述半导体衬底增加的形状。所述半导体层中的预定部分在上和下半导体层之间具有不同的杂质浓度。
【附图说明】
[0005]图1A是示出了根据第一实施例的非易失性半导体存储器器件的示意性构造的透视图；
[0006]图1B是根据第一实施例的非易失性半导体存储器器件的存储器基元阵列的等效电路图；
[0007]图2是示出了根据第一实施例的非易失性半导体存储器器件的示意性构造的俯视图；
[0008]图3是沿着根据第一实施例的非易失性半导体存储器器件的Y轴方向的横截面视图；
[0009]图4是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图；
[0010]图5是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图；
[0011]图6是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0012]图7是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0013]图8是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0014]图9是沿着根据第一实施例的非易失性半导体存储器器件的Y轴方向的横截面视图；
[0015]图10是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图；
[0016]图1lA是示出了根据第一实施例的非易失性半导体存储器器件的构造的横截面视图；
[0017]图1lB是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0018]图1lC是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0019]图12是示出了根据第二实施例的非易失性半导体存储器器件的构造的横截面视图；
[0020]图13是示出了根据第三实施例的非易失性半导体存储器器件的构造的横截面视图；
[0021]图14是示出了制造根据第三实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0022]图15是示出了根据第四实施例的非易失性半导体存储器器件的构造的横截面视图；
[0023]图16是示出了制造根据第四实施例的非易失性半导体存储器器件的方法的工艺流程图；
[0024]图17是沿着根据第五实施例的非易失性半导体存储器器件的示意性构造的Y轴方向的横截面视图；
[0025]图18是沿着根据第五实施例的非易失性半导体存储器器件的示意性构造的X轴方向的横截面视图；
[0026]图19是示出了根据第五实施例的非易失性半导体存储器器件的构造的横截面视图；
[0027]图20是示出了根据第六实施例的非易失性半导体存储器器件的构造的横截面视图；
[0028]图21是示出了根据第七实施例的非易失性半导体存储器器件的构造的横截面视图；
[0029]图22是示出了根据第八实施例的非易失性半导体存储器器件的构造的横截面视图；
[0030]图23是示出了制造根据第八实施例的非易失性半导体存储器器件的方法的工艺流程图；
【具体实施方式】
[0031]将参考附图描述根据各实施例的非易失性半导体存储器器件。
[0032][第一实施例]
[0033]首先，将参考图1A-图5描述根据第一实施例的非易失性半导体存储器器件。图1A是该非易失性半导体存储器器件的透视图。图1B是一个层中的存储器基元阵列的等效电路图。图2是图1A的俯视图。图3是沿着图2中的II1-1II线的横截面视图。图4是沿着图2中的IV-1V线的横截面视图。图5是沿着图2中的V-V线的横截面视图。
[0034]图1A-图5是用于理解本实施例中的器件的示意性构造的示意性图示，并不意图显示每个元件准确的形状、尺寸或比例等。这些图是为了便于理解每个元件的整体构造，每个元件的形状、尺寸或比例等可以适当变化。如下文中所述，在根据该实施例的非易失性半导体存储器器件中，形成位线BL和字线WL的导电层具有所谓的锥形形状(taper shape),但是在图4和5中，为了图示简单，这些导电层被示为具有矩形形状。
[0035]此外，在图4和图5的横截面视图中，形成存储器基元阵列的鳍片型堆叠结构9-1到9-4中每一个的X轴宽度被设定为大约是鳍片型结构9-1到9-4之间的X轴距离的大约四倍。然而，注意，可以将鳍片型堆叠结构9-1到9-4的X轴距离和宽度设定为相同。
[0036]首先，将参考图1A描述根据第一实施例的非易失性半导体存储器器件的示意性构造。参考图1A，该非易失性半导体存储器器件I包括诸如硅衬底的半导体衬底I。该非易失性半导体存储器器件也包括半导体衬底I上的隔着器件分离绝缘层Ia的鳍片型堆叠结构9-1到9-4。鳍片型堆叠结构9-1到9-4形成存储器基元阵列。鳍片型堆叠结构9_1到9-4中的每一个都包括多个NAND闪存的存储器串并且形成存储器基元的主体部分。
[0037]非易失性半导体存储器器件除了鳍片型堆叠结构9-1到9-4之外还包括字线WL1-WL4、选择栅极线SGL1-SGL2、位线BL1-BL3、源极线SL以及辅助栅极线AGL1-AGL4，它们一起形成三维形状的NANS闪存。图1示出了一组鳍片型堆叠结构9-1到9-4。多组的集合可以形成存储器基元阵列的一个块。
[0038]参考图1A和图2，鳍片型堆叠结构9-1到9_4在相对于衬底I水平的Y轴方向上延伸，并且在X方向上以预定节距排列。此外，参考图3，鳍片型堆叠结构9-1到9-4中的每一个都具有包括多个(在该例子中三个)存储器串NANDa、NANDb和NANDc的堆叠。具体地，鳍片型堆叠结构9-1到9-4中的每一个都包括用作存储器串NANDa、NANDb和NANDc的相应主体部分的半导体层3a、3b和3c、以及层间电介质膜2、4a、4b和5，半导体层3a、3b和3c形成于层间电介质膜2、4a、4b和5之间(见图3)。
[0039]参考图1B，将描述存储器串的等效电路图。图1B示出了顶层存储器串NANDc的等效电路图。其它存储器串NANDa和NANDb具有相同的电路。存储器串NANDa、NANDb和NANDc中的每一个都包括:在Y轴方向上串联连接的多个存储器基元MC1-MC4、布置在存储器基元MC1-MC4的漏极侧的漏极侧选择栅极晶体管S1、布置在存储器基元MC1-MC4的源极侧的源极侧选择栅极晶体管S2以及辅助栅极晶体管AGT。辅助栅极晶体管AGT是用来选择四个鳍片型堆叠结构9-1到9-4中的任何一个的晶体管。
[0040]尽管图1A-图5示出了四个鳍片型堆叠结构9-1到9-4形成在衬底I上的例子，但是本发明不限于此。鳍片型堆叠结构的数量可以是n(n是大于或等于2的自然数)。
[0041]此外，尽管图1A-图5示出了其中一个鳍片型堆叠结构9_i(i = 1-4)具有三个存储器串NANDa、NANDb和NANDc的例子，但是一个鳍片型堆叠结构中的存储器串的数量不限于此，并且可以是两个、四个或更多。
[0042]参考图1A和图2，鳍片型堆叠结构9-1到9_4具有在Y轴方向上经由第一导电部分7a共同连接的第一端部。此外，鳍片型堆叠结构9-1到9-4具有在Y轴方向上经由第二导电部分7b共同连接的第二端部。第一导电部分7a和第二导电部分7b可以构造成具有与鳍片型堆叠结构9-1到9-4相同的堆叠结构。
[0043]奇数编号的鳍片型堆叠结构9-1和9-3中的存储器串NANDa、NANDb和NANDc共同连接到第一导电部分7a。每个存储器串都以第一导电部分7a作为漏极区侧端部并且以第二导电部分7b作为源极区侧端部。
[0044]同时，偶数编号的鳍片型堆叠结构9-2和9-4中的存储器串NANDa、NANDb和NANDc共同连接到第一导电部分7a。每个存储器串都以第一导电部分7a作为源极区侧端部并且以第二导电部分7b作为漏极区侧端部。
[0045]注意，奇数编号的鳍片型堆叠结构9-1和9-3中的存储器串NANDa、NANDb和NANDc的源极区与第二导电部分7b电隔离。类似地，偶数编号的鳍片型堆叠结构9-2和9-4中的存储器串NANDa、NANDb和NANDc的源极区与第一导电部分7a电隔离。
[0046]存储器串NANDa、NANDb和NANDc中的每一个都包括在Y轴方向上串联连接的多个存储器基元MC、布置在存储器基元MC的源极侧的源极侧选择栅极晶体管S2、布置在存储器基元MC的漏极侧的漏极侧选择栅极晶体管S1、以及布置在漏极侧选择栅极晶体管SI或者源极侧选择栅极晶体管S2与第一导电部分7a或第二导电部分7b之间的辅助栅极晶体管AGT0
[0047]此外，该非易失性半导体存储器器件包括多条字线WL和选择栅极线SGLl和SGL2，它们布置成与鳍片型堆叠结构9-1到9-4交叉。存储器基元MC形成在字线WL与鳍片型堆叠