存储器装置及其制造方法
【技术领域】
[0001]本发明是有关于一种存储器装置及其制造方法，特别是指用于多阶三维叠层装置的内连接结构。
【背景技术】
[0002]现今设计的高密度存储器装置包括了快闪存储单元阵列或其他型式的存储单元。一些实施例中，存储单元包括了可以排列成三维架构的薄膜晶体管。
[0003]一实施例中，一个三维存储器装置包含多个存储单元串的叠层。此叠层包括了由绝缘材料分开的有源层带。三维存储器装置包含一阵列，内有多个字线结构，多个串选择结构，以及接地选择线，并在叠层上正交排列。存储单元包含形成于叠层中有源层带的侧表面与字线结构交叉处的电荷储存结构。
[0004]三维存储器装置由多个平面赋予特征，各平面可包含一有源层带的平面阵列。相邻平面间有源层带的干扰，以及不同平面所感受的干扰量的差异会影响装置效能。
[0005]因此，有需要提供一种装置，用于三维存储器装置，且能够减少干扰，以及不同平面所感受干扰量的差异。
【发明内容】
[0006]一种存储器装置，包含有源层带与绝缘层带交错的多个叠层。绝缘层带具有等效氧化层厚度(EOT)，使叠层在通过交错的有源层带及绝缘层带的在线具有非简单空间周期。多个导线正交排列于叠层上且具有与叠层共形的表面，并在导线及有源层带的侧表面交界处定义接口区间的多层阵列。存储元件位于接口区间中，接口区间建立可通过有源层带及导线存取的存储单元的三维阵列。叠层内的绝缘层带可包含第一组层带及第二组层带，第一组层带具有第一等效氧化物厚度，第二组层带具有第二等效氧化物厚度，第二等效氧化物厚度大于第一等效氧化物厚度。叠层中的绝缘层带的厚度可在第一等效氧化物厚度以及第二等效氧化物厚度的层交替。第二等效氧化物厚度与第一等效氧化物厚度的比值介于
1.2-3。
[0007]第一等效氧化物厚度可介于15-30nm，第二等效氧化物厚度可介于25_50nm。第一有源层带或第二有源层带的厚度可介于15-30nm。
[0008]此外，提供一种制造上述存储器装置的方法。
[0009]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0010]图1绘示一三维集成电路装置的透视图。
[0011]图1A绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有相同的厚度。
[0012]图2绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有非简单空间周期(non-simple spatial per1ds)。
[0013]图3A至图3D绘示刻蚀工艺。
[0014]图4绘示目标有源层上着陆区域(landing posit1n)的放大图。
[0015]图5A至图绘示在比图3A至图3D中更薄的层上进行的刻蚀工艺。
[0016]图6至图9绘示使用有源层带与绝缘层带交错的叠层形成接触结构的工艺，其中一实施例中绝缘层具有与图2相同的非简单空间周期。
[0017]图10为制造存储器装置的方法的一简单流程图。
[0018]图11为在有源层与绝缘层交错的叠层中制造接触结构工艺的简单流程图，其中绝缘层具有非简单空间周期。
[0019]图12为依据一实施例的集成电路存储器装置的简单方块图。
[0020]【符号说明】
[0021]102-105、112-115、171-178:有源层带
[0022]102B-105B、112A-115A:接触垫
[0023]109、119:SSL 栅极结构
[0024]121-1-121-N:字线
[0025]126、127:接地选择线 GSL
[0026]161-168:存储单元
[0027]172-175:层间连接器
[0028]180:顶端绝缘层带
[0029]181-187:绝缘层带
[0030]188:底端有源层带
[0031]190:导线
[0032]201:第一存储单元
[0033]203:第三存储单元
[0034]210-240、610-640:次叠层
[0035]211、221、231、241:第一有源层带
[0036]212、222、232、242:第一绝缘层带
[0037]231、223、233、243:第二有源层带
[0038]214、224、234、244:第二绝缘层带
[0039]250、650:顶端绝缘层
[0040]271-272:多层阵列
[0041]290:导电材料层
[0042]295:直线
[0043]305,505:着陆区域
[0044]390、590、690、790、890、990:刻蚀掩模
[0045]391、392、591、592、691-698、795-798、893-894、897-898、992、994、996、998:掩模开口
[0046]611、621、631、641:第一有源层
[0047]612、622、632、642:第一绝缘层
[0048]613、623、633、643:第二有源层
[0049]614、624、634、644:第二绝缘层
[0050]750、760、770、780、830、840、870、880、920:通孔
[0051]765:特定深度
[0052]1010-1050、1110-1140:步骤
[0053]1200:集成电路
[0054]1205:数据输入线路
[0055]1210:控制器
[0056]1220、1280:区块
[0057]1230、1255、1275:总线
[0058]1240:列译码器
[0059]1245:字线
[0060]1250:记忆库译码器
[0061]1260:存储器阵列
[0062]1265:位线
[0063]1270:行译码器
[0064]1285:数据输出线路
[0065]1290:输出线路
[0066]01-04:绝缘层
[0067]P1-P4:有源层
[0068]ML1、ML2、ML3:金属层
【具体实施方式】
[0069]实施例的详细说明将配合图式与标号叙述。以下叙述参照具体结构实施例及方法，应理解不被限定于本发明清楚揭示实施例及方法，且其发明可以使用其他特征、元件及方法实施。说明本发明的较佳实施例并非用以限定范围，而是以权利要求范围界定其范围。所属技术领域中具有通常知识者可以了解下述说明的各种均等变化。类似元件在不同实施例中通常采用类似的参考标号。
[0070]图1绘示三维集成电路装置的示意图。图1所绘的装置包含多个有源层带与绝缘层带交错的叠层。图示中的绝缘材料是被移除以显露附加结构。绝缘材料是从图中移除，以暴露出其他更多结构。举例来说，绝缘材料是从叠层中的半导体层带之间移除，并从半导体层带叠层之间移除。此处说明的结构与位于基板上的外围线路(未绘示)结合之后，可作为一能于半导体基板上制造的三维存储器阵列实施例。其他多层电路结构亦可使用于此处说明的技术形成。
[0071]如图1所示的例子，多层阵列于一绝缘层上形成，且包含多个字线125-1WL到125-N WL与叠层共形。此些叠层包含多个平面内的有源层带112，113，114，115。在同一平面上的有源层带，通过接触垫(102B)以电性耦接方式相互连接。
[0072]一包含接触垫112A，113A，114A，115A的叠层的接点结构终止有源层带，例如多个叠层内的有源层带112，113，114，115。如图所示，接触垫112A，113A，114A，115A电性连接不同的位线，以连接选择阵列中特定平面的译码线路。接触垫112A，113A，114A，115A可在多个叠层被定义时同时图案化。
[0073]一由接触垫102B、103B、104B与105B形成的叠层终止了有源层带，如有源层带102、103、104与105。如图所示，层间导体172、173、174与175通过接触垫102B、103B、104B与105B与金属层内的不同位线连接，如一金属层ML3，用以连接位于阵列内的特定平面的解碼线路，接触垫102A、103A、104A与105A形成的叠层可在叠层被定义时同时图案化。
[0074]任何给定的有源层带的叠层与接触垫112A，113A，114A，115A，或是接触垫的叠层102B，103B，104B，105B中任一者连接，但并非同时连接两者。有源层带叠层112，113，114，115的其中一端终止于接触垫叠层112A，113A，114A，115A，另一端穿过SSL栅极结构119，接地选择线GSL 126，字线125-1WL至125-N WL，接地选择线GSL 127，并终止于源极线128。有源层带的叠层112，113，114，115与接触垫叠层1