元，在特定层内的存储单元对来自第一邻接层内的存储单元感应的干扰少于对来自第二邻接层内的存储单元感应的干扰。此处的第一邻接层及第二邻接层的一位于特定层之上，另一则位于特定层之下。因此，如图2中使用镜像单元的装置可如图1A减低多层阵列中不同层内干扰的变异量。
[0094]由于第二等效氧化物厚度(Το2)大于第一等效氧化物厚度(Tol)，第二EOT可提供较大的处理窗，使着陆位置更佳对准，减少着陆错误发生的机会，如图3Α至图3D所示。
[0095]此外，由于第二等效氧化物厚度(Το2)大于第一等效氧化物厚度(Tol)，邻近层间的干扰可减低，例如有源层(213)受其下邻接有源层(221)的影响可低于受其上另一邻接有源层(211)的影响。相似的，有源层(231)受其上邻接有源层(223)的影响可低于受其上另一邻接有源层(233)的影响。
[0096]若第一等效氧化物厚度增加至与第二等效氧化物厚度同厚，位于特定有源层的上下邻接层之间的干扰可被进一步降低。然而，增加第一等效氧化物厚度的厚度会增加叠层内通孔的长宽比(aspect rat1)，进而可能导致如弯曲之类的工艺问题。长宽比叠层中通孔(图9880)高度(图9H)及宽度(图9W)的比值。此例的装置可提供在操作上减低邻近层之间的干扰，以及制造上控制叠层内通孔的长宽比的一平衡范例。
[0097]图3A至图3D绘示刻蚀工艺。如图3A所示，形成包含交错的有源层(P1-P3)与绝缘层(01-03)的叠层。顶端绝缘层(04)形成于叠层上，具掩模开口(391，392)的刻蚀掩模(390)形成在顶端绝缘层之上。刻蚀工艺包含主刻蚀步骤、第一过刻蚀(over etch)步骤以及第二过刻蚀步骤，以刻蚀通孔穿过两绝缘层(04，03)及一有源层(P3)，并停止在另一有源层(P2)。
[0098]图3B绘示图3A的结构使用主刻蚀步骤在掩模开口 391，392处刻蚀顶端绝缘层04及有源层P3。有源层厚度的差异、绝缘层厚度的差异，以及刻蚀速度的差异会导致刻蚀一致性的问题。由于一致性的问题，对应掩模开口的通孔的主刻蚀步骤不一定能停止在相同深度。如图3B所示，经主刻蚀步骤在掩模开口 392刻蚀而成的通孔较在掩模开口 391的通孔更接近绝缘层03的表面。
[0099]图3C绘示图3B的结构使用第一过刻蚀步骤于掩模开口 391，392再次刻蚀至绝缘层03。由于一致性的问题，对应掩模开口的通孔的第一过刻蚀步骤不一定能停止在绝缘层03的相同深度。
[0100]图3D绘示图3C的结构使用第二过刻蚀步骤于掩模开口 391，392再次刻蚀至目标有源层P2。第二过刻蚀步骤较主刻蚀步骤及第一过刻蚀步骤具有更高的选择性，以帮助对准着陆区域(305)至目标有源层(P2)上。如图3D所示，第二过刻蚀步骤中对应掩模开口(391.392)的通孔间的深度差异较图3C的第一过刻蚀步骤的深度差异更为减少。
[0101]因此，主刻蚀步骤移除通孔的有源层及绝缘层的大部分材料，以停止在离目标有源层约一层绝缘层处停止，而主刻蚀步骤后通孔内对应不同掩模开口的深度差异可通过使用一个或一个以上的过刻蚀步骤减低，过刻蚀步骤较主刻蚀步骤具有更高的选择性。
[0102]图4绘示目标有源层上着陆区域的放大图。如图4所示，即使以具高选择性的刻蚀步骤帮助着陆区域(305)对准，通孔内仍存在深度差异。当有源层及绝缘层足够厚时，此差异较不可能导致着陆错误，也就是指通孔被错误刻蚀，停止在非目标有源层的其他有源层。
[0103]图5A至图绘示对较第3A至3D图薄的有源层及绝缘层的刻蚀步骤。如图5A所示，形成包含交错的有源层(P1-P3)与绝缘层(01-03)的叠层。顶端绝缘层(04)形成于叠层上，具掩模开口(591，592)的刻蚀掩模(590)形成在顶端绝缘层之上。如图3A至图3A的刻蚀工艺，图5A至图的刻蚀工艺包含主刻蚀步骤、第一过刻蚀(over etch)步骤以及第二过刻蚀步骤，以刻蚀通孔穿过两绝缘层(04，03)及一有源层(P3)，并停止在另一有源层(P2)。
[0104]如同图3A至图3D所叙述的刻蚀一致性问题，当刻蚀工艺应用在对应图3A至图3D的较薄有源层及绝缘层时，相同的绝缘层及有源层厚度差异以及刻蚀速度差异可导致着陆错误。
[0105]图5B绘示图5A的结构使用主刻蚀步骤在掩模开口 591，592处刻蚀顶端绝缘层04及有源层P3。由于一致性的问题，主刻蚀步骤可能刻蚀超过顶端绝缘层04及有源层P3，且停止在位于有源层P3下的绝缘层03。
[0106]图5C绘示图5B的结构使用第一过刻蚀步骤于掩模开口 591，592再次刻蚀至绝缘层03。由于一致性的问题，第一刻蚀步骤可能刻蚀超过绝缘层03，且停止在有源层P2内。
[0107]图?绘示图5C的结构使用第二过刻蚀步骤于掩模开口 591，592再次刻蚀至目标有源层P2。如图所示，有源层及绝缘层的厚度、刻蚀速度及深度的差异引起着陆错误(505)，使得对应掩模开口 592的通孔停止在有源层Pl，而不是目标有源层P2。由于有源层及绝缘层的厚度、刻蚀速度及深度差异的累积，如更多有源层与绝缘层需要被刻蚀以形成通孔，这样的着陆错误更有可能发生。
[0108]图6至图9绘示使用有源层与绝缘层交错的叠层形成接触结构的制造流程，一实施例中绝缘层具有如图2所示的非简单空间周期。图6为部份完成的集成电路装置600的简单剖面图。如图6所示，制造流程以形成包含有源层与绝缘层交错的叠层开始，其中绝缘层具有包含次叠层出10，620，630，640)的非简单空间周期。叠层中的各个次叠层(610，620,630,640)包含位于第一有源层(611，621，631，641)及第二有源层(613，623，633，643)之间的第一绝缘层出12，622，632，642)，以及位于第二有源层之下的第二绝缘层(614，624,634,644) ο第二绝缘层具有大于第一绝缘层的第一等效氧化物厚度(Tol)的第二等效氧化物厚度(To2)。虽然图6中仅绘示4个次叠层，此处叙述的制造流程可用于例如8，16，32，64，128等更多个次叠层。
[0109]如图6所不,顶端绝缘层(650)形成于叠层上,具掩模开口(691-698)的第一刻蚀掩模(690)形成在顶端绝缘层之上。顶端绝缘层在掩模开口处被刻蚀，定义多个接点位置。叠层内多个第一通孔及多个第二通孔可对应第一层间连接器及第二层间连接器的多个接点位置刻蚀。刻蚀掩模开口的顶端绝缘层后，剥除第一刻蚀掩模￠90)。
[0110]多个第一通孔包含可刻蚀至第一通孔目标深度，且停止在次叠层内第一有源层的通孔。在与第一通孔相同的刻蚀步骤内，第二通孔可被刻蚀至第二通孔的目标深度的特定深度，此特定深度包含次叠层内的第一有源层及第一绝缘层。第二通孔可再被刻蚀，穿过特定深度至第二通孔的目标深度，并停止在次叠层内的第二有源层。
[0111]图7绘示对图6的结构，使用具掩模开口(795-798)的第二刻蚀掩模(790)刻蚀，在叠层内产生第一及第二通孔的结果。此刻蚀利用第二刻蚀掩模(790)，在掩模开口(795)可至第一通孔目标深度(750)，并停止在次叠层￠30)内的第一有源层出31)。
[0112]在与刻蚀第一通孔的通孔750相同的刻蚀步骤内，通孔760亦被刻蚀以作为第二通孔。然而在此阶段，通孔760仅刻蚀至其目标深度的特定深度(765 = Tp+Tol)内，目标深度是停止在次叠层￠30)内的第二有源层￠33)。
[0113]在图6的结构使用第二刻蚀掩模(790)在掩模开口刻蚀后，剥除第二刻蚀掩模。
[0114]图8绘示对图7的结构，使用具掩模开口(893，894，897，898)的第三刻蚀掩模(890)刻蚀，在叠层内产生用以形成第一及第二通孔的通孔(830，840，870，880)的结果。举例来说，使用第三刻蚀掩模的刻蚀可在掩模开口(893)达第一通孔的目标深度(830)，并停止在次叠层(620)内的第一有源层(621)。在另一例中，使用第三刻蚀掩模的刻蚀可在掩模开口(897)达第一通孔的目标深度(870)，并停止在次叠层(620)内的第一有源层(641)。
[0115]在与刻蚀为形成第一通孔的通孔830，870相同的刻蚀步骤内，通孔840，880亦被刻蚀以形成第二通孔。然而在此阶段，通孔840，880仅刻蚀至其目标深度的特定深度(765=Tp+Tol)内，目标深度是停止在次叠层￠20,640)内的第二有源层￠23,643)。如图9所示，通孔840，880可再刻蚀以至其停止于第二有源层￠23,643)的目标深度。
[0116]在图7的结构使用第三刻蚀掩模(890)在掩模开口刻蚀后，剥除第三刻蚀掩模。
[0117]图9绘示对图8的结构，使用具掩模开口(994，999，998)的第四刻蚀掩模(990)刻蚀，以更加刻蚀通孔(830，840，870，880)的结果，通孔(830，840，870，880)已被第二及第三刻蚀掩模部份刻蚀，至用以形成第二通孔的目标深度的特定深度(765 = Tp+Tol)。举例来说，使用第四刻蚀掩模(990)的刻蚀可在掩模开口(994，996，998)达第二通孔的目标深度(840，760，880)，并分别停止在次叠层(620，630，