02B, 103B, 104B, 105B并无连接。
[0075]有源层带的叠层102，103，104，105其中一端终止于接触垫叠层102B，103B, 104B,105B，另一端穿过SSL栅极结构109，接地选择线GSL 127，字线125-N WL至125-N1WL，接地选择线GSL 126，并终止于源极线(被本图的其他部分所掩盖)。有源层带的叠层102，103，104，105与接触垫叠层112B、113B、114B与115B并无连接。
[0076]一存储材料层沉积于有源层带112-115与102-105的表面及字线125-1WL至125-N WL交界处的界面区间(interface reg1n)。特别说明的是,存储材料层形成于叠层中有源层带的侧壁。接地选择线GSL 126与接地选择线GSL 127与叠层共形，和字线相似。
[0077]各个有源层带叠层的其中一端皆终止于接触垫而另外一端皆终止于源极线。举例来说，有源层带叠层112，113，114，115 一端终止于接触垫112A，113A，114A，115A，且另一端终止于源极线128。在图1中较近的一端(右端)，所有其他有源层带叠层皆终止于接触垫102B、103B、104B与105B，而所有其他有源层带叠层的另一端皆终止于一分开的源极线。在图1中较远的一端(左端)，所有其他有源层带叠层皆终止于接触垫112A、113A、114A与115A，而所有其他有源层带叠层的另一端皆终止于一分开的源极线。
[0078]位线与串选择栅极结构形成于金属层ML1、ML2与ML3上。位线与一平面译码器(未绘示)连接。串选择栅极结构与一串线路选择译码器(未绘示)连接。
[0079]接地选择线GSL 126与127可在字线125-1WL至125-N WL被定义时同时图案化。接地选择装置形成于此些叠层的表面与接地选择线GSL126U27的交界处。SSL栅极结构119与109可在字线125-1WL至125-NWL被定义的同一步骤被图案化。串选择装置形成于此些叠层的表面与串选择(SSL)栅极结构119、109的交界处。这些装置与译码电路相互连接，用以选择阵列中特定叠层内的串。
[0080]图1A绘示有源层带(171-178)与绝缘层带(181-187)交错的多个叠层，其对应图1的装置沿着字线(125N WL)的X-Z平面的剖面。有源层带具有厚度Tp，绝缘层带具有厚度To。厚度To与叠层内的绝缘层带(181-187)相同。设置在叠层上的顶端绝缘层带(180)具有厚度Tot，其大于叠层内绝缘层带的厚度To。设置在叠层及半导体基板(未绘示)之间的底端绝缘层带(188)具有厚度Tob，其大于叠层内绝缘层带的厚度To。
[0081]多个导线(190)正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线的交界处定义接口区间的多层阵列。存储单元(161-168)可和设置在接口区间内的存储元件建立于复合层中，且可通过多个有源层带及多个导线存取。
[0082]多层阵列中最顶层的存储单元(161)感应来自下层(162)的干扰。多层阵列中最底层的存储单元(168)感应来自上层(167)的干扰。多层阵列中位于顶层及底层之间的存储单元(164)感应来自上层(163)及下层(165)两者的干扰。多层阵列中不同层内干扰量的差异引发例如狭窄感应窗等阈值分配(threshold distribut1n)的问题。
[0083]相邻层存储器储单元之间的干扰量依相邻层间绝缘材料厚度而变动。当使用较厚的绝缘层带时，可减低干扰，当绝缘层带足够厚时甚至可忽略。干扰可影响叠层存储器结构的装置效能。举例来说，用以特定存储单元的编程操作可妨碍邻近胞内的数据储存。叠层存储器装置中，用于减低程序干扰的编程操作描述在美国专利申请号13/827，475之内，其于2013/3/14提出申请且于此处作为参照。
[0084]图2绘示多个有源层带(211，213，221，223，231，233，241，243)及绝缘层带(212，214，222，224，232，234，242，244)交错的叠层，其中绝缘层带具有等效氧化物浓度(effective oxide thicknesses, EOT),使叠层在直线上(295)通过交错的有源层带及绝缘层带具有非简单空间周期(non-simple spatial per1ds)。图2为对应图1中沿字线(125-N WL)的X-Z平面的剖面图。
[0085]多个导线(290)正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线(271，272)的交界处定义接口区间的多层阵列。存储元件(未绘示)设置在接口区间内，建立可通过多个有源层带及多个导线存取的存储单元3D阵列。
[0086]叠层内的绝缘层带包含第一组层带(212，222，232，242)及第二组层带(214，224，234)，其分别具有第一等效氧化物厚度(Tol)及第二等效氧化物厚度(To2)，第二等效氧化物厚度Το2大于第一等效氧化物厚度Tol。叠层内的绝缘层带厚度在第一等效氧化物厚度(Tol)及第二等效氧化物厚度(Το2)间交替。第二等效氧化物厚度Το2大于有源层带的厚度(Tp)
[0087]叠层上的顶端绝缘层(250)具有第三等效氧化物厚度(Το3)，叠层下的顶端绝缘层(244)具有第四等效氧化物厚度(Το4)。第三等效氧化物厚度(Το3)大于第二等效氧化物厚度(Το2)，能帮助减低来自叠层(211)中顶端有源层带顶面上的垂直电场的影响。影响包括叠层(211)中顶端有源层带的顶面的三栅极(tr1-gate)效应反转。来自经过较厚绝缘层带(224)的有源层带(231)上导线(290)的边缘电场效应，会大于来自经过较薄绝缘层带(232)的导线的边缘电场效应(Fringe electric field effect)。各有源层带位于具有第一等效氧化物厚度的绝缘层带，及具有厚度大于第一等效氧化物厚度的另一绝缘层带中间。在有源层带与绝缘层带(243)交错的叠层底部的有源层带，是位于顶端具有第一等效氧化物厚度的绝缘层带，以及顶端具有第四等效氧化物厚度(To4)的另一绝缘层带中间。为与具第二等效氧化物厚度的绝缘层带对称，第四等效氧化物厚度可设计为第二等效氧化物厚度的一半，且与其上的有源层带及其下的绝缘层带共享。然而，因工艺变异原因，某些第四等效氧化物厚度会低于第二等效氧化物厚度的一半，造成边缘电场分配的增加。为了缩小因工艺便易产生的边缘电场分配的变异，第四等效氧化物厚度可设计成大于第二等效氧化物厚度。第四等效氧化物厚度大于第一等效氧化物厚度(Tol)，且大于第一或第二有源层带(Tp)的厚度。
[0088]第二等效氧化物厚度与第一等效氧化物厚度的比值介于1.2-3。第一等效氧化物厚度可介于15-30nm。第二等效氧化物厚度可介于25_50nm。第三等效氧化物厚度可介于60-150nm。第四等效氧化物厚度可介于20_50nm。第一或第二有源层带的厚度可介于15_30nmo
[0089]在本申请中，等效氧化物厚度(EOT)意指使用不同介电常数的绝缘材料时，可用于相同电性效能的绝缘材料的实际厚度。举例来说，可使用特定厚度的二氧化硅(S12)设计绝缘层，或使用具比S12低的介电常数的绝缘材料设计厚度较薄的绝缘层，达到与特定厚度的S12相同的电性效能。此处描述的绝缘层或绝缘层带厚度值是指以S12制造的绝缘层或绝缘层带。
[0090]在本申请中，非简单空间周期(non-simple spatial per1d)意指在同一刻蚀工艺中，至少一个(I)有源层或(2)绝缘层具有不同的刻蚀次数，此现象典型的是由于有源层及/或绝缘层是以具不同刻蚀特性、具不同厚度、或两者皆是的材料制成。有源层带与绝缘层带交错的叠层可包括由具有第一等效氧化物厚度的第一材料制成的第一组绝缘层带，以及由具有第二等效氧化物厚度的第二材料制成的第二组绝缘层带。第一材料及第二材料可相同或不同。给定第一、第二材料及第一、第二等效氧化物厚度，便可以不同刻蚀次数设计第一组绝缘层带及第二组绝缘层带的实际厚度，使第一组绝缘层带及第二组绝缘层带具有非简单空间周期。
[0091]有源层带与绝缘层带交错的叠层可建立多个次叠层(210，220，230，240)，各个次叠层包括位于第一有源层带(211,221,231,241)及第二有源层带(213，223，233，243)之间的第一绝缘层带(212，222，232，242)，以及位于第二有源层带之下的第二绝缘层带(214，224，234，244)。第二绝缘层带具有大于第一等效氧化物厚度(Tol)的第二等效氧化物厚度(To2)。
[0092]存储单元的3D阵列可建立第一存储单元(201)及第二存储单元(203)交错的多个阵列。第一存储单元包括第一有源层带(231)，第一有源层带之下的第一绝缘层带的上部(232)，以及第一存储单元之上的的第二绝缘层带的下部(224)。第二存储单元包括第二有源层带(233)，第二存储单元之上的第一绝缘层带的下部(232)，以及第二存储单元之下的第二绝缘层带的上部(234)。
[0093]第一存储单元及第二存储单元可视为镜像单元，无论对应第一存储单元或第二存储单