640)内的第二有源层(623，633，643)。
[0118]使用第四刻蚀掩模(990)亦刻蚀叠层顶端上次叠层的通孔(920)，并停止在叠层顶端上次叠层￠10)内的第二有源层￠13)。
[0119]在图8的结构使用第四刻蚀掩模(990)在掩模开口刻蚀后，剥除第四刻蚀掩模。接着，可在第一通孔(750,880)及第二通孔(760，880)内形成层间连接器(图1172，173，174，175)，层间连接器自连接器表面延伸至次叠层内的第一及第二有源层(631，641，633，643)。图案化导线(图1ML3)可形成于连接器表面的顶端，且连接层间连接器。
[0120]图9的结构对应图1的装置沿层间连接器(172-175)的X-Z平面的剖面图。
[0121]图7至图9中的实施例包括对应8个有源层的8个通孔，其中4个通孔为第一通孔，停止在第一有源层，而另外4个通孔为第2通孔，停止在第二有源层。两个刻蚀掩模(790,890)被用于刻蚀多个第一通孔内的通孔，而一个刻蚀掩模(990)被用于刻蚀多个第二通孔内的通孔。一般而言，复合刻蚀掩模可用于刻蚀第一通孔内的通孔，并停止在次叠层内的第一有源层。在第一通孔内的通孔被刻蚀后，一个以上的掩模可用以刻蚀第二通孔内的通孔，并停止在次叠层内的第二有源层。
[0122]一实施例中，使用具有对应多个接点位置的掩模区域与掩模开口的N个刻蚀掩模，其中2N大于M，而M为多个次叠层中有源层的个数，多个第一通孔及第二通孔可如下刻蚀:
[0123]对各刻蚀掩模n，其中η介于N与2间(包含Ν&2)，刻蚀在交错的2η_1个接点位置组的2η-2-个次叠层，以形成第一及第二层间连接器，并停止于次叠层内的第一有源层；且
[0124]对刻蚀掩模1，刻蚀在交错的接点位置的次叠层的第二有源层及第二绝缘层，并停止于次叠层内的第二有源层。
[0125]举例来说，在图7-图9的实施例中，N =3且M = 8，8个至对应的8有源层的通孔可通过以下方式刻蚀:
[0126]对η = 3的掩模，如图7所示，刻蚀在4个接点位置(4 = 23-1)交错的组的2_个次叠层(2 = 23-2)；
[0127]对η = 2的掩模，如图8所示，刻蚀在2个接点位置(2 = 22-1)交错的组的1-个次叠层(I = 22-2);以及
[0128]对η = I的掩模，如图9所示，刻蚀在交错的接点位置的第二有源层及第二绝缘层。
[0129]如图7所示，一组4个接点位置由刻蚀掩模790的刻蚀掩模开口 795，796，797，798定义。如图8所示，一组2个接点位置由刻蚀掩模开口 893，894定义，而另外一组2个接点位置由刻蚀掩模890的刻蚀掩模开口 897，898定义。如图9所示，交错的接点位置由刻蚀掩模990的刻蚀掩模开口 992，994，996，998定义。
[0130]图10为一存储器装置的制造方法的简单流程图1000。图10的工艺步骤从形成由多个有源层及多个绝缘层交错的叠层开始，其中有源层具有等效氧化层厚度(EOT)，使叠层通过交错的有源层及绝缘层具有非简单空间周期(步骤1010)。
[0131]叠层内的绝缘层带包括第一组层带及第二组层带，其分别具有第一等效氧化物厚度(第二图Tol)及第二等效氧化物厚度(第二图To2)，第二等效氧化物厚度To2大于第一等效氧化物厚度Tol。叠层内的绝缘层厚度在第一等效氧化物厚度(Tol)及第二等效氧化物厚度(To2)间交替。第二 Ε0Τ(Το2)大于有源层带的厚度(图2Τρ)。
[0132]叠层被刻蚀以定义多个有源层带及绝缘层带交错的叠层(步骤1020)。举例来说，被定义的叠层可包含第二图中的第一有源层带211，221，231，241、第二有源层带213，223，233，243、第一绝缘层带212，222，232，242及第二绝缘层带214，224，234，244。存储层形成在叠层内的有源层带侧，其中存储层接触导电层带的侧表面(步骤1030)。导电材料层(图2290)形成于存储层上，且具有与存储层共形的表面(步骤1040)。导电材料层接着被刻蚀以定义多个导线，导线正交排列于存储层上，且具有与存储层共形的表面，以在叠层上有源层带的侧表面与导线的交界处定义接口区间的多层阵列(图2271，272)(步骤1050)。
[0133]图11为一种接触结构的制造方法实施例的简单流程图1110，可用在如图10所述具有非简单空间周期的有源层及绝缘层交错推迭中。
[0134]多个第一通孔及多个第二通孔对应叠层中层间连接器的多个接点位置(图6691-698)被刻蚀，并停止在次叠层内的个别第一有源层(图8830，840，870，880)(步骤1110)。在步骤1110之后，再次刻蚀叠层中多个第二通孔，并停止在次叠层内的个别第二有源层(图 9940，960，870，980)(步骤 1120)。
[0135]步骤1110中的刻蚀可到达第一通孔的目标深度。举例来说，步骤1110中的刻蚀可到达通孔750的目标深度，并停止于次叠层630 (图7)的第一有源层631。步骤1110中的刻蚀也可到达第二通孔的目标深度的特定深度(图7765 = Tp+Tol)，其中特定深度包含次叠层(630)中第一有源层(631)及第一绝缘层(632)。步骤1120中进一步的刻蚀可穿过特定深度到达第二通孔的目标深度(960)，并停止于次叠层630内的第二有源层￠33)(图9)。
[0136]层间连接器可在第一通孔及第二通孔内的通孔形成，并从连接器表面延伸至次叠层的第一有源层与第二有源层(步骤1130)。图案化导线可在连接器表面顶端之上形成，并与个别的层间连接器连接(步骤1140)。
[0137]图12为根据一实施例的集成电路存储器装置的简单方块图。集成电路1200包含位于集成电路基板上的存储器阵列1260。存储器阵列包含多个有源层带及绝缘层带交错的叠层，其中绝缘层带具有等效氧化物浓度(Ε0Τ)，使叠层在直线上(295)通过交错的有源层带及绝缘层带具有非简单空间周期。
[0138]多个导线正交排列在多个叠层之上，且具有与多个叠层共形的平面，以在叠层内有源层带的侧表面与导线的交界处定义接口区间的多层阵列。存储元件(未绘示)设置在接口区间内，建立可通过多个有源层带及多个导线存取的存储单元3D阵列。
[0139]存储器阵列1260可包含接点结构，接点结构包含具有等效氧化物浓度的绝缘层带与有源层带交错的叠层。叠层可包含多个次叠层，各个次叠层包含位于第一有源层带及第二有源层带之间的第一绝缘层带，以及位于第二有源层带之下的第二绝缘层带。第二绝缘层带具有大于第一等效氧化物厚度(EOT)的第二 EOT。接点结构包含位于叠层内的多个第一层间连接器及多个第二层间连接器，分别停止在次叠层内的第一有源层及第二有源层。
[0140]接点结构可包含叠层上的顶端绝缘层，定义用以形成多个第一连接器及第二连接器的多个接点位置，其中顶端绝缘层具有大于次叠层内第二绝缘层的第二 EOT的厚度。第一层间连接器及第二层间连接器中的层间连接器可自连接器表面延伸至次叠层内的第一及第二有源层。接点结构可包含位于连接器表面的顶端的图案化导线，并连接层间连接器。
[0141]第二绝缘层的第二 EOT可大于第一有源层或第二有源层的厚度。第二 EOT与第一EOT的比值介于1.2-3。
[0142]列译码器1240与多个字线1245连接，且沿着存储器阵列1260中的列方向排列。行译码器1270与多个位线1265互相连接且沿着存储器阵列1260中的行方向排列，行译码器用以读取和编程来自存储器阵列1260中存储单元的数据。记忆库译码器(bank decoder) 1250通过总线1255与存储器阵列1260中的记忆库互相连接。多位地址(mult1-bit addresses)在总线1250上供应至行译码器1270、列译码器1240及记忆库译码器1250。在此例中位于区块1080上的感测放大器与数据输入结构通过总线1275与行译码器1270连接。来自感测放大器的感测数据经由数据输出线路1285供应至输出线路1290。输出线路1290驱动感测数据至集成电路1200外部的目的地。输入数据透过数据输入线路(data-1n line) 1205供应，该数据从集成电路1200上的输入/输出端口供应，或是透过其他位于集成电路1200上的内部/外部数据源来供应，送至位于区块1280的数据输入结构，其他数据源例如一般用途的处理器，或特殊用途的应用电路，或结合模块以提供存储器阵列1260所支持的系统单芯片(system-on-a-chip)功能。
[0143]在图12所绘示的例子中，控制器1210利用偏压配置状态机控制偏压配置供应电压的使用，该偏压配置供应电压是经由区块1220中的电压供应器所产生或提供，例如读取，擦除，编程电压。本领域人士熟知控制器1210可以利用特殊用途逻辑电路而操作。在其他实施例中，控制器包括一般用途处理器，而一般用途处理器可以施行于同样的集成电路并执行计算机程序以控制装置的操作。在另外的实施例中，控制器的执行可以利用特殊用途逻辑电路以及一般用途处理器的组合。
[0144]此处叙述的存储器装置，包含具被绝缘