来编程而被定制。
[0026]图1示出了附连到插入器102的顶侧104的一个半导体封装120和附连到衬底102的底侧106的一个半导体封装122。通常，取决于正形成的电路的类型，一个或多个半导体封装能被附连到插入器衬底的每个主侧104、106。可以使用任何类型的半导体封装，诸如表面安装封装、穿孔封装、eWLB(嵌入式晶圆级球形栅格阵列)封装、芯片载体、芯片规模封装、BGA(球形栅格阵列)、PGA(管脚栅格阵列)等。每个半导体封装具有连接到在半导体封装120、122被附连到的衬底102的侧104、106处的电导体的端子124、126。能应用任何标准封装附连工艺，诸如焊接、先进的扩散焊接、粘合等。
[0027]附连到插入器衬底102的底侧106的每个半导体封装122在图1中也被附连到PCB 128。PCB 128包括从层压在非导电衬底上的铜片刻蚀的导电轨迹、垫和其它特征130。附连到插入器衬底102的底侧106的(一个或多个)半导体封装122的端子132被连接到PCB 128的这些金属结构130以完成期望的电路连接。在附连到插入器100的半导体封装120,122之间的电连接通过可编程连接矩阵110的哪些结112被编程以及哪些结112不被编程来确定。
[0028]图1图解可编程连接矩阵110的一个示例，在其中两个晶体管封装120、122被附连到插入器100，每个晶体管封装122、124具有源极端子(S)、漏极端子(D)和栅极端子(G)。可编程连接矩阵110包括与附连到插入器100的半导体封装120、122的每个端子关联的导电迹线134、136。每个导电迹线134、136被连接到插入器100的电导体108中的一个，其进而被连接到与迹线134、136关联的半导体封装120、122的对应的端子。在图1中，第一组迹线134与附连到插入器衬底100的顶侧104的半导体封装120的端子124关联并且第二组迹线136与附连到插入器衬底100的底侧104的半导体封装122的端子126关联。
[0029]在基于层压制件的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能被形成为刻蚀到层压在非导电衬底102上的铜片中的导电轨迹、垫和其它特征的部分。在多层层压制件衬底的情况下，这些连接能跨越多级并通过穿孔电镀通孔来实现。在基于陶瓷的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能通过适当地图案化键合或钎焊到陶瓷衬底102的金属片来形成。与不同封装120、122关联的迹线134、136在图1中被示出为栅格，但是能具有任何配置或布置。
[0030]不管插入器的类型和可编程连接矩阵迹线134、136的配置，迹线134、136彼此绝缘。而且，可编程结112被提供在电连接到第一半导体封装120的端子124的每个导电迹线134和电连接到第二半导体封装122的端子126的每个导电迹线136之间。每个可编程结112被配置成在该结112的编程时打开或闭合在插入器衬底102的第一侧104处的第一电导体108中的一个和插入器衬底102的第二侧106处的第二电导体中的一个(图1中不可见)之间对应的电连接。这样，半导体封装120、122的端子124、126能通过对可编程连接矩阵110的对应的(一个或多个)结112编程而以任何期望的配置来电连接。
[0031]包括图2A-2C的图2图解能针对附连到在图1中示出的插入器100的封装120、122来实现的封装连接的不同示例。
[0032]图2示出了级联电路，其中第一半导体封装120包括常开型JFET器件而第二半导体封装122包括常闭型MOSFET器件。具有常开型JFET的封装120被附连到插入器衬底102的第一主侧104并且具有在衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在衬底102的第一侧104处附连到第二电导体108的漏极端子⑶和在衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有常闭型MOSFET的封装122被附连到插入器衬底102相对的第二主侧106并且具有在衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的结112中的第一个被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第三电导体之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子，如在图2A中示意性示出的。结112中的第二个被编程以完成在插入器衬底102的第一侧104处的第三电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子，也如在图2A中示意性示出的。
[0033]图2B示出半桥电路，其中第一半导体封装120包括高侧MOSFET而第二半导体封装122包括低侧M0SFET。具有高侧MOSFET的封装120被附连到插入器衬底102的第一主侧104并且具有在插入器衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在插入器衬底102的第一侧104处附连到第二电导体108的漏极端子(D)和在插入器衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有低侧MOSFET的封装122被附连到插入器衬底102的相对的第二主侧106并且具有在插入器衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在插入器衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在插入器衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的编程结112中的一个完成在插入器衬底102的第一侧104处的第三电导体和在插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子，如在图2B中示意性示出的。
[0034]图2C示出了全桥电路，其中第一半导体封装120包括第一半桥并且第二半导体封装122包括第二半桥。半桥输出通过电感器(LI)连接。具有第一半桥的封装120被附连到插入器衬底102的第一主侧104并且具有以半桥配置连接的第一对常闭型M0SFET(Q1，Q2)，其中功率端子(Vcc)在插入器衬底102的第一侧104处被附连到第一电导体108并且接地端子(GND)在插入器102的第一侧104处被附连到第二电导体108。具有第二半桥的封装122被附连到插入器衬底102的相对的第二侧106并且具有以半桥配置连接的第二对常闭型MOSFET (Q3，Q4)，其中功率端子(Vcc)在插入器衬底102的第二侧106处被附连到第一电导体(在图1中不可见)并且接地端子(GND)在插入器衬底104的第二侧106处被附连到第二电导体(在图1中不可见)。可编程连接矩阵110的结112中的第一个能被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第一电导体之间的电连接，以便电连接第一和第二半桥的功率端子(Vcc)，如在图2C中示意性示出的。结112中的第二个能被编程以完成在插入器衬底102的第一侧104处的第二电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一和第二半桥的接地端子(GND)，也如在图2C中示意性示出的。又其它电路配置能使用具有在本文中描述的可编程连接矩阵110的插入器100来实现。
[0035]图3图解对可编程连接矩阵110的一个或多个结112编程的实施例。出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对侧106的第二半导体封装122包括低侧M0SFET。高侧MOSFET的源极电到低侧MOSFET的漏极以形成半桥电路，如在图3中示意性示出的并且连同图2B—起在本文中之前描述的。这个电连接通过编程可编程连接矩阵110的对应的结112来形成，从而在结编程工艺之后仅保持在高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接。根据这个实施例，每个可编程结112是熔断器200，诸如附连到插入器衬底102的表面安装熔断器或集成在可编程连接矩阵110的迹线134、136中的熔断器，例如通过收窄迹线134、136的截面面积以形成低电流密度区域。又其它类型的熔断器能被用作可编程结112。
[0036]在每种情况中，在半导体封装120、122之间的电连接通过编程对应的熔断器200来打开。熔断器编程取决于所使用的熔