1的插入器，其中可编程结包括熔断器，所述熔断器中的每个单独地配置成通过熔断器打开过程来打开，以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接。5.权利要求1的插入器，其中可编程结包括跳线端子对，所述跳线端子对中的每对被配置成通过跳线分流器连接，以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接。6.权利要求1的插入器，其中所述插入器是印刷电路板以及该电绝缘衬底是层压制件。7.一种半导体封装的混合堆叠布置，包括: 插入器，包括: 具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底； 在衬底的第一主侧处的多个第一电导体； 在衬底的第二主侧处的多个第二电导体；和 在衬底的一个或两个主侧处的可编程连接矩阵； 第一半导体封装，具有附连到在衬底的第一主侧处的第一电导体中的至少一些的端子;和 第二半导体封装，具有附连到在衬底的第二主侧处的第二电导体中的至少一些的端子， 其中可编程连接矩阵包括一个或多个结，所述一个或多个结被编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。8.权利要求7的半导体封装的混合堆叠布置，其中第一电导体中的一些从衬底的第一主侧延伸到在第一和第二主侧之间的衬底的边缘并且到第二主侧上。9.权利要求8的半导体封装的混合堆叠布置，进一步包括从衬底的第二主侧向外延伸的多个第三电导体，其中第三电导体的第一末端在衬底的第二主侧处被连接到延伸到第二主侧上的第一电导体。10.权利要求9的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有连接到在附连到印刷电路板的第二半导体封装的侧处的端子的图案化的金属化，其中相对于第一末端的第三电导体的第二末端被连接到印刷电路板的图案化的金属化。11.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的焊桥，所述打开的焊桥由焊料闭合以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。12.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的熔断器以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个从第二半导体封装的端子中的一个电断开。13.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括跳线端子对，所述跳线端子对通过跳线分流器来连接以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。14.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括常开型JFET，所述常开型JFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括常闭型MOSFET，所述常闭型MOSFET具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第三个之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子；并且 结中的第二个结完成第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子。15.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一常闭型M0SFET，所述第一常闭型MOSFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括第二常闭型M0SFET，具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子；并且 结中的第一个结完成在第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子。16.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一对常闭型M0SFET，所述第一对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第一主侧处的第一电导体中的第一个的功率端子和附连到在衬底的第一主侧处的第一电导体中的第二个的接地端子； 第二半导体封装包括第二对常闭型M0SFET，所述第二对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第二主侧处的第二电导体中的第一个的功率端子和附连到在衬底的第二主侧处的第二电导体中的第二个的接地端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第一个之间的电连接，以便电连接第一和第二半导体封装的功率端子；并且 结中的第二个结完成在第一电导体中的第二个和第二电导体中的第二个之间的电连接，以便电连接第一和第二半导体封装的接地端子。17.权利要求7的半导体封装的混合堆叠布置，其中第一半导体封装是表面安装封装，所述表面安装封装包括包封在模制化合物中的一个或多个导体管芯和嵌入在模制化合物中并且电连接到一个或多个半导体管芯的暴露的引线，所述暴露的引线形成第一半导体封装的端子，并且其中第二半导体封装是穿孔封装，所述穿孔封装包括包封在模制化合物中的一个或多个半导体管芯和从模制化合物中延伸出来并且电连接到一个或多个半导体管芯的管脚，所述管脚形成第二半导体封装的端子。18.权利要求17的半导体封装的混合堆叠布置，其中表面安装封装的暴露的引线被设置在面对插入器的表面安装封装的第一主侧处，其中所述表面安装封装进一步包括在相对于第一主侧的表面安装封装的第二主侧处的暴露的引线，并且其中在表面安装封装的第一主侧处的暴露的引线具有与在表面安装封装的第二主侧处的暴露的引线相同的占用空间。19.权利要求17的半导体封装的混合堆叠布置，其中穿孔封装的管脚中的一个或多个保持与在衬底的第二主侧处的第二电导体中的任何一个断开。20.权利要求7的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有与在附连到印刷电路板的第二半导体封装的侧处的端子连接的图案化的金属化。21.权利要求7的半导体封装的混合堆叠布置，其中所述插入器是印刷电路板并且所述电绝缘衬底是层压制件。22.—种在半导体封装之间建立垂直连接的方法，所述方法包括: 提供插入器，所述插入器包括:具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；和在衬底的一个或两个主侧处的可编程连接矩阵，所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接； 附连第一半导体封装的端子到在衬底的第一主侧处的第一电导体中的至少一些； 附连第二半导体封装的端子到在衬底的第二主侧处的第二电导体中的至少一些；并且 对可编程连接矩阵的结中的一个或多个编程，以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。23.根据权利要求22的方法，进一步包括: 附连印刷电路板到背离插入器的第二半导体封装的侧，从而印刷电路板的图案化的金属化被连接到在附连到印刷电路板的第二半导体封装的侧处的端子。
【专利摘要】一种用于在半导体封装之间建立垂直连接的插入器包括：具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；以及在衬底的一个或两个主侧处的可编程连接矩阵。所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接。
【IPC分类】H01L23/485
【公开号】CN104900618
【申请号】CN201510248952
【发明人】K·S·庄, 龙登超, W·Y·吴, 陈天山
【申请人】英飞凌科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】DE102015103064A1, US20150249047