栅极侧壁层的制作方法及mos器件的制作方法
【技术领域】
[0001] 本申请涉及半导体集成电路的刻蚀工艺，尤其涉及一种栅极侧壁层的制作方法及 M0S器件的制作方法。
【背景技术】
[0002] 随着半导体集成电路技术的飞速发展，半导体芯片正向更高元器件密度、更高集 成度的方向发展，使得半导体器件达到更快的运算速度、更大的数据存储量。目前，半导体 器件的制造技术已经进入32纳米乃至18纳米工艺，栅极宽度的最小特征尺寸已经达到45 纳米甚至更小，其下方的沟道长度也不断减小。
[0003] M0S晶体管由源极、漏极、金属硅化物阻挡层（SAB)、栅极以及栅极侧壁层组成。但 在M0S晶体管的制造过程中，在对栅极的侧壁层进行干法刻蚀的时候，很容易破坏硅衬底 中的源漏极结构，从而导致漏电流产生，这一问题限制了M0S晶体管在半导体器件中的应 用。
[0004] 为了减小侧壁层刻蚀引起的漏电流，目前主要采用以下方法：一种，减少干法刻蚀 的时间，使得SAB具有较大的厚度，以减少对硅衬底的破坏。然而过厚的SAB会影响后续 的工艺窗口；另一种方法，在源极与漏极下面进行轻掺杂，形成具有高电阻率的轻掺杂区域 (LDD)，从而减少漏电流的产生；第三种，在对栅极侧壁层进行干法刻蚀后，增加一个热处理 过程，使得干法刻蚀工艺对硅衬底造成的损害得到恢复，然而热处理工艺会导致器件之间 位置发生变化，影响器件的稳定性。
[0005] 具体而言，在公开号为CN102867755A的中国专利申请中公开了一种低GIDL电流 的NM0S器件的方法。该方法通过在P阱形成之后的BF2离子注入工艺来调节阈值电压，把 BF2注入到Si02/Si界面下的沟道区，用F抑制B离子的扩散，降低沟道区与漏极的横向电 场，从而在不影响器件性能的前提下降低GIDL电流。该方法的工艺步骤为：对晶圆进行阱 注入形成P阱，对P阱进行BF2注入以调节阈值电压；在晶圆表面依次沉积栅极绝缘层和栅 极多晶硅层，刻蚀除去多余多晶硅层形成栅极；在栅极的周围制备第一侧壁层，形成第一侧 壁层后对器件进行轻掺杂形成轻掺杂源漏结构；在第一侧壁层外围制备第二侧壁层，形成 第二侧壁层后进行源漏注入形成源漏极。虽然该方法能够在一定程度上降低沟道区与漏极 的横向电场，减少漏电流的产生，但是该方法不能减少由于栅极侧壁层的刻蚀而带来的漏 电流，并不能完全解决栅极漏电流对M0S器件的破坏。
[0006] 在公开号为CN101459140的中国专利申请中公开了一种利用SAB增加侧壁层宽度 的嵌入式EEPR0M工艺方法。该方法的工艺步骤为：在多晶硅栅极形成以及LDD注入后，沉 积氧化膜和氮化膜，刻蚀栅极底部的氮化膜，形成侧壁层；沉积氧化膜，作为第一层硅化物 阻挡层；进行源漏极注入；沉积一层氮化硅作为第二层硅化物阻挡层，刻蚀去除第二层硅 化物阻挡层和第一层硅化物阻挡层，最后形成硅化物。虽然该方法能够在一定程度上降低 器件的漏电，但是该方法不能降低沟道区与漏极的横向电场，并不能完全解决栅极漏电流 对M0S器件的破坏。
【发明内容】
[0007] 为了解决现有半导体器件存在的栅极漏电流的问题，本申请一方面提供了一种栅 极侧壁层的制作方法。该制作方法避免了栅极侧壁层的干法刻蚀对衬底造成的破坏，从而 减少了漏电流的产生，提高了器件的稳定性能。
[0008] 本申请一方面提供了一种栅极侧壁层的制作方法，该制作方法包括以下步骤：在 具有栅极的衬底上沉积介质层；进行干法刻蚀去除栅极的顶部介质层，并且减薄栅极侧壁 和衬底表面的介质层；在栅极的顶部上沉积光刻胶；进行湿法刻蚀，进一步减薄栅极侧壁 和衬底表面的介质层；然后去除光刻胶。
[0009] 进一步地，上述制作方法中，介质层包括一层或多层氧化硅层和/或氮化硅层。
[0010] 进一步地，上述制作方法中，完成干法刻蚀后，衬底表面的介质层厚度大于15〇A"
[0011] 进一步地，上述制作方法中，干法刻蚀的溅射功率为100-300瓦，干法刻蚀的时间 为50-70秒。
[0012] 进一步地，上述制作方法中，湿法刻蚀工艺所采用的刻蚀液为HF刻蚀液。
[0013] 进一步地，上述制作方法中，HF刻蚀液的浓度为0. 1%-3%。
[0014] 进一步地，上述制作方法中，完成湿法刻蚀后，衬底表面的介质层厚度为20-50/^
[0015] 进一步地，上述制作方法中，在完成干法刻蚀后，进一步进行快速退火工艺。
[0016] 本申请的另一方面在于提供了一种M0S器件的制作方法，该制作方法包括：提供 半导体衬底，在所述衬底上制备源极、漏极、栅极；在栅极上形成侧壁层，其中，所述侧壁层 采用本申请上述栅极侧壁层的制作方法制备而成；通过深离子注入在源极和漏极下面形成 P阱或N阱。
[0017] 进一步地，上述制作方法包括：提供半导体衬底，在衬底上制备源极、漏极、栅极； 在衬底和栅极上沉积介质层，并通过离子注入工艺在源极和漏极下方形成P+轻掺杂区；进 行干法刻蚀去除栅极的顶部介质层，并且减薄栅极侧壁和衬底表面的介质层；对半导体衬 底进行离子注入形成N阱；进行快速退火；在栅极的顶部沉积光刻胶；进行湿法刻蚀，进一 步减薄栅极侧壁和衬底表面的介质层；去除光刻胶；以及通过深离子注入在源极和漏极下 面形成P阱。
[0018] 进一步地，上述制作方法中，半导体衬底可以是N型或者P型，栅极侧壁层由一层 或者多层氧化硅层和/或氮化硅层组成。
[0019] 进一步地，上述制作方法中进一步包括：接触孔制备、金属化布线、沉积钝化层以 及后续的引线连接及封装工艺。
[0020] 由上述技术方案可以看出，本申请通过在干法刻蚀工艺后增加了一个湿法刻蚀的 工艺，实现了对栅极侧壁层的刻蚀。该刻蚀方法的关键在于采用湿法刻蚀对栅极侧壁及衬 底表面上的介质层进行刻蚀减薄，避免了干法刻蚀对衬底造成的破坏。通过使用本申请提 供的刻蚀方法，降低了沟道区与漏极的横向电场，减少了漏电流的产生，从而克服了现有刻 蚀工艺所带来的技术弊端。
【附图说明】
[0021] 构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实 施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0022] 图1示出了本申请实施方式所提供的栅极侧壁层的制作方法的流程示意图；以及
[0023] 图2示出了本申请实施方式所提供的M0S器件的制作方法的流程示意图。
【具体实施方式】
[0024] 下面将结合本申请的【具体实施方式】，对本申请的技术方案进行详细的说明，但如 下实施例仅是用以理解本申请，而不能限制本申请，本申请中的实施例及实施例中的特征 可以相互组合，本申请可以由权利要求限定和覆盖的多种不同方式实施。
[0025] 由【背景技术】可知，现有干法刻蚀栅极侧壁层形成的半导体器件存在栅极漏电流的 问题，本申请的发明人针对上述问题进行研究，在干法刻蚀栅极侧壁层，创造性地增加了一 个湿法刻蚀的工艺，实现了对栅极侧壁层的刻蚀，而且不会破坏衬底中的源漏极结构，避免 了栅极漏电流的产生。发明人发现按照上述方法得到的半导体器件的沟道区与漏极的横向 电场得到减弱，减少了漏电流的产生，可提高半导体器件的部分性能。
[0026] 本申请提供的栅极侧壁层的制作方法包括以下步骤：在具有栅极的衬底上沉积介 质层；进行干法刻蚀去除栅极的顶部介质层，并且减薄栅极侧壁和衬底表面的介质层；在 栅极的顶部上沉积光刻胶；进行湿法刻蚀，进一步减薄栅极侧壁和衬底表面的介质层；然 后去除光刻胶。
[0027] 图1示出了本申请提供的栅极侦幢层的制作方法的流程示意图。下面