锡氧化物（ITO)或铟锌氧化物（IZO))形成 的层，然后使用上透明电极掩模或公共电极掩模通过曝光和湿蚀刻形成有源区中的公共电 极（Vcom)图案590。如图5E所示，对于各像素，公共电极（Vcom)图案590可以具有指状。 [0110] 同时，将本发明的实施方案所限定的钝化孔限定为包括通过移除钝化层的位于如 下部分上的部分来开口的所有孔洞、所有孔和所有接触孔，该部分处于在阵列基板的非有 源区中形成S/D金属图案的地方。可以在通过移除钝化层的一部分而开口的这样的区域中 形成附加层例如另一钝化层等。
[0111] 钝化孔的主要目的主要包括：测量尺寸的目的；测量S/D金属图案的电特性的目 的；构造静电防护电路的一部分的目的等，但不限于此。
[0112] 下面更详细的描述各个目的。形成漏极接触孔以用于露出包括在有源区中的TFT 中的漏电极，并且必须精确测量漏极接触孔的尺寸。然而，漏极接触孔具有小尺寸，并且形 成为用于大量像素中的各像素，因而难以精确测量所有漏极接触孔的尺寸。为此，可以使用 钝化孔。如图5A至图5E所示，通过与在有源区中形成漏极接触孔的工艺相同的工艺形成 非有源区的钝化孔，并且钝化接触孔具有比漏极接触孔的尺寸大的尺寸。因此，在测量针对 钝化孔的目标尺寸的钝化孔的实际尺寸时，可以知道工艺的精确度。由于精确度与形成漏 极接触孔的工艺的精确度相同，所以可以测量漏极接触孔的尺寸（临界尺寸）。
[0113] 同时，在钝化孔区中形成S/D金属图案，并且如上所述在非有源区中需要S/D金 属图案的部分是连接至栅极金属图案的部分。具体地，该部分的示例包括：将公共电极线 (Vcom线）连接至有源区的部分；在有源区中将栅极焊盘连接至栅极线的部分；在有源区中 将数据集成电路（IC)连接至数据线的部分等。如上所述，甚至在非有源区中，也存在需要 在S/D金属图案上方形成孔洞的许多情况，并且孔洞能够实现S/D金属层的电特性的测量。
[0114] 另外，钝化孔可以用于：用于测量电特性的虚拟图案（插入除有源区和母玻璃基 板之外的面板部分中）；存在层交叠的区域（例如，S/D和PAC)的用于尺寸测量的图案等。
[0115] 此外，例如以三个晶体管彼此连接的形式存在于非有源区中的静电防护电路需要 用于使S/D金属图案露出外部的孔洞，因而在这种情况下可以使用根据本发明的实施方案 钝化层孔洞。
[0116] 同时，下面将总结如图4所示的根据本发明的实施方案的制造阵列基板的全部过 程。
[0117] 实施如下过程：S405和S410,在基板上形成栅极金属图案并且在栅极金属图案上 形成GI ;S415、S420和S425,沉积半导体层并且使用一个或更多个掩模通过光刻工艺在有 源区和非有源区两者中形成S/D金属图案；以及S430、S435和S440,沉积作为下钝化层的 PASl和PAC并且通过移除下钝化层在钝化孔区中的一部分来形成钝化孔。
[0118] 另外，全部过程可以包括：下透明电极图案化过程S450,沉积作为下透明电极层 的像素电极层并且通过使用下透明电极掩模在钝化孔区中在S/D金属图案上形成下透明 电极图案作为S/D盖层；以及在下透明电极图案的整个表面上形成作为上钝化层的PAS2的 过程。
[0119] 图6A和图6B为示出根据本发明的实施方案制造的阵列基板的平面图，图6C和图 6D为示出根据本发明的实施方案制造的阵列基板的截面图。
[0120] 如图6A所示，在阵列基板的非有源区中形成一个或更多个钝化孔600,并且如上 所述在所述一个或更多个孔600的区域中形成有作为S/D盖层的下透明电极图案570。具 体地，在钝化孔600的S/D金属图案与位于S/D金属图案上方的钝化层之间形成有通过与 形成像素透明电极（PXL ΙΤ0)的工艺相同的工艺而形成的下透明电极图案570。因此，下透 明电极图案570用于防止钝化层的层离现象和生成异物的现象。
[0121] 此时，可以以如下方式对下透明电极图案570进行广泛图案化，该方式为如图6A 所示完全覆盖包括多个钝化孔600的整个区域。可替代地，可以以如下方式对下透明电极 图案570进行图案化，该方式为如图6B所示将各钝化孔600与另一钝化孔隔开。
[0122] 同时，下面描述了存在于根据本发明的实施方案制造的阵列基板的非有源区中的 钝化孔的横截面。参照图6C，定位形成在钝化孔下的S/D金属图案540,并且在通过移除形 成在S/D金属图案540上的PASl 550和PAC 560而露出的S/D金属图案540上形成下透 明电极图案570,并且在下透明电极图案570上形成作为上钝化层的PAS2 580。
[0123] 因此，如图6D所示，即使在通过干蚀刻有机钝化层等的工艺而露出的S/D金属图 案540上形成氧化膜540'的情况下，形成在氧化膜540'上的由导电材料形成的下透明电 极图案570用作一种接触媒介层。因此，可以提高S/D金属图案540与位于S/D金属图案 540上方的PAS2 580的粘合强度。
[0124] 因此，能够抑制通过图2A至2D所示的结构而引起的上钝化层的层离现象、由于发 生层离现象导致的钝化异物而引起的故障生成等，其中图2A至图2D所示的结构也就是在 钝化孔区中S/D金属图案与上钝化层直接接触的结构。
[0125] 在上文中，已经将作为存在于显示面板的非有源区的钝化孔区中的S/D盖层的下 透明电极图案描述成形成为像素透明电极层（PXL ΙΤ0)。可替代地，下透明电极图案可以形 成为公共电极层（Vcom ΙΤ0)。
[0126] 图7为示出根据本发明的另一实施方案的钝化孔区的截面图，并且示出了应用于 POT型IXD装置的示例。
[0127] 参照图7,在基板的最上部上形成有透明像素电极的POT型显示面板中，在PASl和 PAC上图案化为作为用于公共电压的透明电极的Vcom ITO图案670'，并且通过与上述工 艺相同的工艺在钝化孔区中将公共电压透明电极670形成为下透明电极图案。作为Vcom ITO层的公共电压透明电极图案670用作S/D金属图案的盖层，因而可以提高如上所述的 S/D金属图案和上钝化层（PAS2)的粘合强度。
[0128] 同时，在图4至到图6A至图6D所示的VOT型阵列基板的情况下，在曝光之后实施 干蚀刻以选择性移除PASl和PAC。相对地，由于为了选择性移除PASl和PAC，在曝光之后 马上实施显影的工艺，图7所示的POT型阵列基板与VOT型阵列基板略有不同。
[0129] 此时，与在显影工艺中相比，在干蚀刻工艺中暴露于等离子体的S/D金属图案的 氧化可以更活跃。在这方面，与在图7所示的POT型像素面板中相比，在图5所示的VOT型 像素面板中在钝化孔处的上钝化层（PAS2)的粘合强度可降低得更为严重。因此，可以更有 效地使用本发明的实施方案。
[0130] 然而，S/D金属图案的氧化不总是仅在干蚀刻工艺中产生，因而本发明的技术构思 甚至可应用于图7所示的POT型显示面板。
[0131] 此外，即使没有发生金属图案的氧化，S/D金属图案仍然直接接触与钝化孔区中的 S/D金属图案在种类方面不同的PAS2,所以S/D金属图案与PAS2之间的粘合强度可降低。 因此，根据图7所示的本发明的另一实施方案，在S/D金属图案与上钝化层（PAS2)之间设 置有下透明电极图案（即，Vcom ITO层），由此可以提高层间粘合强度。
[0132] 本发明的上述各个实施方案不一定应用于仅LCD装置的阵列基板，而是可应用于 所有种类的用于显示装置的基板，其中位于预定金属图案上的无机钝化层直接接触钝化孔 区中的预定金属图案或非有源区的接触孔区域，由此无机钝化层与预定金属图案之间的粘 合强度可变弱。例如，本发明的上述各个实施方案可应用于OLED显示装置、PDP显示装置 等的所有阵列基板。
[0133] 如上所述，根据本发明的各种实施方案，在S/D金属图案与位于S/D金属图案上方 的钝化层之间形成有透明电极图案（ITO)，上述金属图案和钝化层形成在用于显示面板的 阵列基板的非有源区的钝化孔区中。因此，可以防止在钝化孔区中钝化层的层离现象和钝 化异物的剥离现象。
[0134] 此外，在形成在S/D金属图案上的PAS孔或PAC孔的区域中，在S/D金属图案与位 于S/D金属图案上方的钝化层之间形成有用于增强粘合强度的透明电极图案。因此，可以 防止钝化层材料由于在钝化孔区中的金属层和钝化层之间粘合强度不足而产生层离现象 或剥离所引起的显示故障。
[0135] 具体地，在使用有机材料例如光丙烯酸类物质等的有机钝化层（PAC)并且像素透 明电极或公共电压透明电极同时设置在阵列基板上的显示面板中，在存在于非有源区的钝 化孔（PAC孔）区域在S/D金属层与位于S/D金属层上方的钝化层之间形成有透明电极图 案。因此，可以解决在如下情况下发生的各种问题：上述情况为在干蚀刻PAC的工艺期间存 在于用于测量的焊盘中的S/D金属层上形成氧化层，因而金属层与位于金属层上方的钝化 层之间的粘合强度变弱。因此，可以寻求增加液晶显示面板的良品率并降低其故障率。
[0136] 实际上，如下面的表1所示，根据在可应用本发明的实施方案的显示面板中的生 成燥点的程度的测试结果，在如图2A至图2D所示的在钝化孔区中S/D金属图案直接接触 位于S/D金属图案上的钝化层（PAS2)的结构中，在有源区中燥点的生成率达到9. 08%。然 而，在通过应用本发明的实施方案之中的图5A至图5E所示的构造在钝化孔区中在S/D金 属图案与上钝化层PAS2之间形成像素透明电极（ITO)图案作为S/D盖层的情况下，完全没 有生成燥点。
[0137] 表 1
[0138]
[0139] 虽然已经参照附图示例性描述了本发明的技术精神，但是本领域技术人员将理解 的是，在未脱离本发明的范围的情况下，可以以各种形式对本发明进行改变和修改。因此， 本发明中所公开的实施方案全然不进行界定，而是描述本发明的技术精神。此外，本发明的 技术精神的范围不受实施方案限制。应该以如下方式基于所附权利要求理解本发明的范 围，上述方式为包括在范围内的所有技术构思等同于属于本发明的权利要求。
[0140] 附图标记的描述
[0141] 510 :基板
[0142] 520 ：GI
[0143] 540:S/D 金属图案
[0144] 550 ：PAS1
[0145] 560 ：PAC
[0146] 565&565':第一孔洞&第二孔洞
[0147] 570 :下透明电极图案（PXL ΙΤ0)
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