半导体装置及其制造方法
【技术领域】
[0001] 本发明涉及一种半导体制造方法，特别是涉及一种用在形成高深宽比沟槽结构的 蚀刻技术。
【背景技术】
[0002] 随着集成电路装置尺寸变得更小，到了临界尺寸（critical dimension)小于50 纳米，使用湿式剥除（wet strip)工艺制造高深宽比的沟槽会导致沟槽界线的扭曲变形，例 如弯曲，甚至在某种不常发生的情况下到了瓦解（collapse)的程度。蚀刻后的调查证实了 在现有技术的制造方案中，这类的弯曲典型地不是发生在湿式剥除工艺之前，而是发生在 湿式剥除工艺的时候。此观察结果倾向于证实弯曲是由湿式剥除工艺过程中发生在沟槽侧 壁的毛细力所导致。然而，由于湿式剥除例如在高分子残余物的移除上提供了有效的工具， 将湿式剥除从工艺中除去并不是能实行或具有吸引力的对于弯曲/瓦解问题的解决方案。
[0003] 高深宽比的沟槽也可能有弯成弧状（bowing)的倾向，产生当沟槽填入材料时可 能发生问题的轮廓。多晶硅是广泛用于填入沟槽的材料。弯成弧状可能导致例如孔洞在填 充过程中形成，其自然会实质上不利地影响对于给定的集成电路的处理，从而降低产量和 增加制造成本。
[0004] 因此，在现有技术中存在着对于制造无瓦解的沟槽的方法的需求。进一步的需求 存在于避免在沟槽轮廓中形成弯成弧状。
【发明内容】
[0005] 本发明的目的在于，提供一种新的半导体装置及其制造方法，所要解决的技术问 题是使其借由形成分离沟槽并有助于沟槽填充的笔状位线轮廓，可以提供避免高深宽比的 沟槽瓦解。
[0006] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种半导体装置的制造方法，其包括以下步骤：提供一半导体堆叠，该半导体堆叠具有一 硬掩膜层设置在多个交替的氧化物/多晶硅层、一氮化硅层和一个或多个介电层之上。进 行氧化物/多晶硅蚀刻，在氧化物/多晶硅层中形成多个高深宽比的沟槽，接着削减（trim) 硬掩膜层，以暴露出氮化娃层的多个部分。进行临界尺寸（critical dimension)削减处理， 借此由等离子体蚀刻氮化硅层暴露出的部分。进行一次或多次剥除（strip)处理以移除硬 掩膜材料，从而在氧化物/多晶硅层中形成笔状位线轮廓，借此防止或避免（例如实质上避 免）高深宽比的沟槽的瓦解并促进该些高深宽比的沟槽的填充。
[0007] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0008] 前述的半导体装置的制造方法，其中氧化物/多晶硅蚀刻的进行倾向移除覆盖该 些氧化物/多晶娃层的一介电层中的材料，且氧化物/多晶娃蚀刻下削（undercutting)介 电层。
[0009] 前述的半导体装置的制造方法，其包括形成一上氧化物层于氮化硅层之下，临界 尺寸削减处理是用以在上氧化物层形成锥状部分和在氮化硅层形成锥状和/或圆弧的形 状。
[0010] 前述的半导体装置的制造方法，其中该一次或多次剥除处理的进行包括进行干 式剥除和湿式剥除之一或多个；该氧化物/多晶硅蚀刻的进行包括以包含NF3/CH2F2/N 2的 等离子体蚀刻；该硬掩膜层的削减包括用为零的偏压功率以CF4/02蚀刻；该临界尺寸削减 处理的进行包括用高的偏压功率以C 4Fs/02/Ar蚀刻；该硬掩膜层的提供包括提供一非晶碳 层；且该一次或多次剥除处理的进行在该些氧化物/多晶硅层中形成多个笔状位线轮廓。
[0011] 本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出 的一种半导体装置的制造方法，用以在一半导体堆叠中形成无瓦解的多个高深宽比沟槽， 该方法包括以下步骤：在一基板之上的一介电层上形成多个氧化物和/或多晶硅的层，且 一氧化物层覆盖该些多晶硅和氧化物的层；在该氧化物层上沉积一氮化硅层；在该氮化硅 层上设置多个材料层，该些材料层包括一非晶碳层；进行蚀刻以移除该非晶碳层的一部分、 该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分， 从而在该半导体堆叠中定义多个沟槽的布局；以及在该些沟槽之间形成一个或多个笔状结 构，该笔状结构包括锥状的一氧化物层和圆弧锥状的一氮化硅层，该笔状结构用以避免该 些沟槽的瓦解和促进该些沟槽的填充。
[0012] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0013] 前述的半导体装置的制造方法，其中该笔状结构的形成更避免该些沟槽的多侧弯 曲和弯成弧状，从而避免在填充过程中形成孔洞；该些材料层的设置还包括设置一介电抗 反射涂层（DARC)、一底部抗反射涂层及一图案化光阻；该些氧化物和/或多晶硅的层包括 多个交替的氧化物/多晶硅层；且蚀刻的进行需要移除底部抗反射涂层、介电抗反射涂层、 该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多 晶硅的层的多个部分，借此该些沟槽在该半导体堆叠之中形成。
[0014] 前述的半导体装置的制造方法，其中该蚀刻的进行包括以包含的NF3/CH2F2/N 2等 离子体蚀刻；且该笔状结构的形成包括：削减该非晶碳层，以暴露出该氮化硅层的多个部 分；进行临界尺寸削减处理，借此削减该些沟槽的侧壁并由等离子体蚀刻该氮化硅层暴露 出的该些部分；进行一次或多次剥除处理以移除高分子残余物；该些材料层还包括一介电 抗反射涂层（DARC)、一底部抗反射涂层及一图案化光阻；且该一次或多次剥除处理的进行 包括进行干式剥除并接着进行湿式剥除。本发明的目的及解决其技术问题另外再采用以下 技术方案来实现。依据本发明提出的一种半导体装置，其包括形成于一基板之上的多层和 形成于该些层中的多个沟槽，该些沟槽由具有笔状轮廓的多个结构分离，该些结构各包括： 交替的多个氧化物和多晶硅的层；一氧化物层，形成于该些交替的氧化物和多晶硅的层之 上，该氧化物层具有锥状部分位于远离该些交替的氧化物和多晶硅的层处；以及一氮化硅 层，形成于该氧化物层之上，该氮化硅层为锥状和/或圆弧的形状，该些沟槽展现出无弯曲 或弯成弧状的情形。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0015] 前述的半导体装置，其中该氮化硅层相对于该氧化物层的一端为圆弧的形状。
[0016] 前述的半导体装置，其中该氮化硅层为圆弧的形状并在远离该些交替的氧化物和 多晶硅的层处为锥状的形状。
[0017] 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明 半导体装置及其制造方法至少具有下列优点及有益效果：本发明的半导体装置及其制造方 法借由形成分离沟槽并有助于沟槽填充的笔状位线轮廓，可以提供避免高深宽比的沟槽瓦 解。
[0018] 综上所述，本发明是有关于一种半导体装置及其制造方法，用以在半导体堆叠中 形成无瓦解的多个高深宽比沟槽，使集成电路中的高深宽比沟槽由复合材料制造而成，并 伴随着具有笔状蚀刻轮廓的沟槽界线。此制造方法减少了沟槽界线和在制造过程中施予的 流体之间的张力，从而避免了图案弯曲、弯成弧状和瓦解。并且该方法更促进了以适合的选 择材料填充沟槽。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进 步、实用的新设计。
[0019] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0020] 图1是现有技术的浸于流体中的多个高深宽比半导体沟槽的剖面图。
[0021] 图2是绘示在图1的现有技术的沟槽中的流体部分蒸发的结果的示意图。
[0022] 图3是描绘在图1和图2的现有技术的沟槽的多侧因毛细力而造成沟槽界线弯曲 的示意图。
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