半导体封装件及其制法
【技术领域】
[0001]本发明有关一种半导体封装件的制法，尤指一种提升产能的半导体封装件及其制法。
【背景技术】
[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturizat1n)的封装需求，发展出晶圆级封装(Wafer LevelPackaging, WLP)的技术。
[0003]如图1A至图1E，其为现有晶圆级半导体封装件1的制法的剖面示意图。
[0004]如图1A所示,形成一热化离型胶层(thermal release tape) 11于一承载件10上。
[0005]接着，置放多个半导体元件12于该热化离型胶层11上，该些半导体元件12具有相对的主动面12a与非主动面12b，各该主动面12a上均具有多个电极垫120，且各该主动面12a粘着于该热化离型胶层11上。
[0006]如图1B所示，形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12，且使该半导体元件12的非主动面12b外露于该封装胶体13。
[0007]如图1C所示，于该封装胶体13及该半导体元件12的非主动面12b上藉由一结合层170贴覆一支撑件17，再烘烤该封装胶体13以硬化该热化离型胶层11而移除该热化离型胶层11与该承载件10,使该半导体元件12的主动面12a外露。之后，固化(curing)该封装胶体13。
[0008]如图1D所示，进行线路重布层(Redistribut1n layer, RDL)制程,形成一线路重布结构14于该封装胶体13与该半导体元件12的主动面12a上，令该线路重布结构14电性连接该半导体元件12的电极垫120。
[0009]接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊球的导电元件16。
[0010]如图1E所示，沿如图1D所示的切割路径S进行切单制程，以获取多个半导体封装件1(即封装单元)。
[0011]现有半导体封装件1的制法为晶圆级(wafer form),而为降低生产成本，以整版面形式(Panel form)制作。目前制作的整版面形式的尺寸，其长与宽分别为370 mm X470mm,目标发展为600 mm X700 mm。
[0012]然而，现有半导体封装件1的制法中，目前现有切单机台最大仅能置放100mm X 240 mm，因而无法放置370 mm X 470 mm或更大尺寸，所以现阶段需先以人工方式切割成适合尺寸，再放入现有切单机中，导致难以提升产量。
[0013]此外，若要直接将370 mm X470 mm或更大尺寸的版面进行切单制程，需额外特制机台，导致产品制作成本提高。
[0014]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0015]鉴于上述现有技术的种种缺失，本发明提供一种半导体封装件及其制法，藉由支撑框的设计，以将整版面结构分割成所需尺寸的封装区块，而于后续可以现有机台进行切单制程，所以能省去机台开发的成本。
[0016]本发明的半导体封装件，为整版面结构，其包括:一支撑框，其具有多个置放区；多个电子元件，其容置于各该置放区中，且单一该置放区中设有多个个该电子元件；以及封装材，其形成于该些置放区中以包覆该些电子元件。
[0017]本发明还提供一种半导体封装件，其为封装区块，其包括:一支撑框，其仅具有一置放区；多个电子元件，其容置于该置放区中；以及封装材，其形成于该置放区中以包覆该些电子元件。
[0018]前述的两种半导体封装件中，还包括一承载体，其形成于该封装材上。
[0019]本发明还提供一种半导体封装件的制法，其包括:提供一其上设有一支撑框与多个电子元件的承载件，且该支撑框具有多个容置各该电子元件的置放区，并于该承载件上形成有包覆该些电子元件与该支撑框的封装材；结合一承载体于该封装材上；移除该承载件；以及沿该些置放区进行分离制程。
[0020]前述的制法中，还包括于进行该分离制程后，移除该承载体。
[0021]前述的制法中，还包括于移除该承载件后，先移除该承载体，再进行该分离制程。
[0022]前述的制法中，还包括于进行该分离制程后，进行切单制程。
[0023]前述的两种半导体封装件及其制法中，该电子元件具有相对的主动面与非主动面，且该电子元件以其主动面结合于该承载件上。
[0024]前述的两种半导体封装件及其制法中，还包括于移除该承载件后，形成一线路重布结构于该封装材与该电子元件上，且该线路重布结构电性连接该电子元件。
[0025]由上可知，本发明的半导体封装件及其制法，藉由该支撑框的设计，以将整版面结构分割成所需尺寸的封装区块，而于后续制程中，可进行切单、封装与组装等制程，所以藉此方法可依需求增加整版面的尺寸以提升产量，且能省去机台开发的成本。
【附图说明】
[0026]图1A至图1E为现有半导体封装件的制法的剖面示意图；以及
[0027]图2A至图2F为本发明的半导体封装件的制法的剖面示意图；其中，图2A’与图2B’为图2A与图2B的上视图，图2F’为图2F的下视图。
[0028]符号说明
[0029]1，2，3半导体封装件
[0030]10, 20承载件
[0031]11热化离型胶层
[0032]12半导体元件
[0033]12a, 22a 主动面
[0034]12b, 22b 非主动面
[0035]120电极垫
[0036]13封装胶体
[0037]14，24线路重布结构
[0038]15绝缘保护层
[0039]16,26导电元件
[0040]17，271支撑件
[0041]170, 270结合层
[0042]21粘着层
[0043]22电子元件
[0044]23封装材
[0045]240介电层
[0046]241线路层
[0047]27承载体
[0048]28支撑框
[0049]280置放区
[0050]3a封装单元
[0051]L分割路径
[0052]S, S’切割路径。
【具体实施方式】
[0053]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0054]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0055]图2A至图2F为本发明的半导体封装件2，3的制法的剖面示意图。
[0056]如图2A及图2A’所示，设置一支撑框28于一承载件20上。
[0057]于本实施例中，该承载件20为如晶圆、硅板的半导体基板或玻璃基板，且该承载件20藉由其表面上的粘着层21以结合该支撑框28。
[0058]此外，该粘着层21为热化离型胶层(thermal release tape)。
[0059]又，该支撑框28为金属框，其具有多个外露出该粘着层21的置放区280。
[0060]如图2B及图2B’所示，设置多个电子元件22于该置放区280中的粘着层21上，再形成封装材23于该粘着层21上，以包覆该些电子元件22与支撑框。
[0061]于本实施例中，该承载件20藉由其表面上的粘着层21结合该些电子元件22。
[0062]此外，该电子元件22为主动元件、被动元件或其组合者，且该主动元件例如为半导体晶片，而该被动元件例如为电阻、电容及电感。例如，该电子元件22具有相对的主动面22a与非主动面22b，且该电子元件22以其主动面22a结合该粘着层21。
[0063]另外，该封装材23以压合(Laminat1n)方式或模压(molding)方式形成于该承载件20上，且该封装材23的材质为干膜型(Dry Film Type)环氧树脂(Epoxy)或流体状环氧树脂、或有机材质，如ABF(Ajinomoto Build-up Fil