400可邻近于第三电介质材料413而形成在控制栅极凹陷部303中以实质上填充控制栅极凹陷部303的剩余体积。浮动栅极材料400可通过IPD材料(411、412、413)与邻近控制栅极材料108分离。因此，半导体结构100包含浮动栅极400，其是离散的且通过ΙΗ)材料(411、412、413)彼此隔离并且与控制栅极108隔离。作为非限制实例，浮动栅极材料400可包含硅、锗或硅锗。在一个实施例中，浮动栅极材料400为多晶硅，例如η掺杂多晶硅、Ρ掺杂多晶硅或无掺杂多晶硅。控制栅极材料108和浮动栅极材料400可经独立选择使得使用相同或不同材料。在一个实施例中，控制栅极材料108和浮动栅极材料400为多晶硅。可使用用于形成浮动栅极材料400的任何常规方法，且因此未在本文中详细描述所述方法。
[0054]在实质上填充控制栅极凹陷部303之后，可使用氨蒸汽、氟化铵和硝酸的混合物(NH4F/HN03)、臭氧或氢氟酸(HF)混合或循环、氢氟酸和硝酸的混合物(HF/HN03)或四甲基氢氧化铵(TMAH)工艺移除任何过量浮动栅极材料400。用于移除任何过量浮动栅极材料400的工艺可依据对浮动栅极材料400的掺杂而变化。例如，如果浮动栅极材料400为η掺杂多晶硅，那么可使用ΤΜΑΗ工艺来移除过量浮动栅极材料400。浮动栅极材料400的垂直、暴露表面可与第三电介质材料413的垂直、暴露表面实质上共面。如图10中展示，浮动栅极400的高度L3可与控制栅极材料108的高度U实质上相同。
[0055]参考图11，接着可增大开口200的深度使得开口 200延伸通过控制栅极材料103并延伸到源极氧化物材料102的至少一部分中。可通过借助常规技术(其未在本文中予以详细描述)蚀刻控制栅极材料103和源极氧化物材料102来增大开口 200的深度。
[0056]在如图12中展示的一些实施例中，隧道电介质材料511(下文有时作为实例称为“隧道氧化物材料”)可形成在浮动栅极400和控制栅极材料103的暴露表面上。在一些实施例中，隧道氧化物材料511可为氧化硅。可使用用于形成隧道氧化物材料的任何常规方法。为选择性地形成隧道电介质材料511，可在浮动栅极400和控制栅极材料103的暴露表面上生长隧道氧化物材料511。
[0057]在一些实施例中，衬里材料(例如，多晶硅衬里)可形成在开口200的暴露表面上(例如，形成在开口 200的侧壁上)。例如，如图12中展示，衬里材料512可形成在第三电介质材料413和隧道氧化物材料511的暴露表面以及源极氧化物材料102的暴露侧壁上。衬里材料512可保护氧化物材料免受下游工艺动作的影响。
[0058]参考图13，可使开口200的深度延伸通过源极氧化物材料102以允许与源极101的电接触。如图13的实施例中所展示，可移除源极氧化物材料102的剩余厚度和源极101的至少一部分，使得开口 200延伸通过堆叠110、蚀刻停止材料104、控制栅极材料103、源极氧化物材料102和源极101的至少一部分。可使用用于移除源极氧化物材料102和源极101的至少一部分的任何常规方法，且因此未在本文中详细描述所述方法。
[0059]在图14中，可形成沟道材料500以实质上填充半导体结构100的开口200。作为非限制性实例，沟道材料500可为导电掺杂多晶硅。可使用用于形成沟道材料500的任何常规方法，且因此未在本文中详细描述所述方法。
[0060]在一些实施例中，图13的半导体结构100可在使用沟道材料500实质上填充开口200之前经受清洁工艺。可使用用于清洁工艺的任何常规方法，且因此未在本文中详细描述所述方法。
[0061]如本文中描述，本发明的一或多个实施例可使得能够在不危害临界尺寸且不将复杂动作添加到工艺的情况下形成浮动栅极的增大高度。通过修改工艺以形成相同高度的浮动栅极和控制栅极，可对准浮动栅极和控制栅极。
[0062]虽然已使用具有不同密度的部分的氧化物材料作为电介质材料来描述各个实施例，但应理解，可使用其它电介质材料。电介质材料可为可通过PECVD工艺形成的任何绝缘材料，在所述工艺中处理参数(例如，功率和频率)可调整且产生具有不同密度的绝缘材料的部分。作为非限制性实例，电介质材料可为氧化硅、氮化硅、氮氧化硅或其它高k绝缘材料。
[0063]半导体结构可包含:交替氧化物材料和控制栅极的堆叠，氧化物材料中的每一者包括至少两个不同密度的氧化物部分;电荷存储结构(例如，浮动栅极或电荷陷阱)，其侧向邻近于控制栅极；电荷阻挡材料，其在电荷存储结构中的每一者与侧向邻近的控制栅极之间；以及支柱，其延伸通过交替氧化物材料和控制栅极的堆叠。
[0064]半导体结构可包含:交替电介质材料和控制栅极的堆叠，电介质材料包括顶部部分、中间部分和底部部分，顶部部分和底部部分具有低于中间部分的密度；电荷存储结构，其具有与邻近控制栅极的高度实质上相同的高度；电荷阻挡材料，其在电荷存储结构与邻近控制栅极之间；以及沟道材料，其延伸通过交替氧化物材料和控制栅极的堆叠。
[0065]图15到18为形成根据本发明的一个实施例的3D-NAND快闪存储器装置的多个浮动栅极的一些阶段的横截面图，其中堆叠的交替电介质材料可包含在暴露于单个蚀刻化学过程(即，相同蚀刻化学过程)时具有不同移除速率的至少两个不同材料部分。交替电介质材料中的不同材料可具有实质上相同的密度或具有不同密度。
[0066]图15展示半导体结构10(/，其包含:源极10V;源极氧化物材料102,;材料103,，其待用作选择装置(例如，SGS)的控制栅极；(任选地)蚀刻停止材料104';(存储器单元的)交替电介质材料105,和控制栅极108,的堆叠11(/ ;以及开口 20(Τ，其延伸通过堆叠11(/。电介质材料105'可包含在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个不同材料部分。电介质材料中的不同材料可或可不具有相同密度。适合于交替电介质材料的不同部分的材料的非限制性实例可包含基于氧化物的材料、基于氮化物的材料、基于氮氧化物的材料或其组合。
[0067]在一些实施例中，堆叠的电介质材料中的每一者可包含至少第一材料部分和第二材料部分，其中当暴露于相同蚀刻化学过程时，第一材料部分具有比第二材料部分的蚀刻速率大至少约2倍的蚀刻速率。然而，应理解，取决于半导体结构的特定集成方案，电介质材料部分的移除速率差异可不同。
[0068]以非限制性实例方式，如图15中所展示，电介质材料105'可包含顶部材料部分105c7、中间材料部分1051/和底部材料部分105a,，其中当暴露于相同蚀刻化学过程时，顶部材料部分105(/具有与底部材料部分105a,实质上相同的移除速率以及比中间材料部分105K的移除速率高的移除速率。作为非限制性实例，电介质材料105,的顶部和底部材料部分(105(/和105a,)可包含氧化硅(S1x)材料，且中间材料部分1051/可包含氮化硅(SiNy)材料。作为另一非限制性实例，电介质材料105,的顶部和底部材料部分(105(/和105a,)可包含氧化硅(S1x)材料，且中间材料部分105K可包含氮氧化硅(S1xNy)材料。
[0069]虽然图15的结构10(Τ仅展示一个开口20(Τ，但应理解，半导体结构10(Τ可包含多于一个开口。此外，虽然电介质材料105,在图15中说明为包含三个部分，但应理解，电介质材料105'可包含比三个材料部分更少或比三个材料部分更多的材料部分。
[0070]如图16中展示，可移除堆叠11(/中的控制栅极材料108,的部分和电介质材料105,的部分以产生控制栅极凹陷部302'，其中控制栅极凹陷部302'的上边界和下边界由邻近电介质材料105'的侧壁界定。作为非限制性实例，如图16中所展示，可在不实质上移除中间材料部分1051/的一部分的情况下移除电介质材料105,的顶部和底部材料部分(105夕、105a,)，以使得控制栅极凹陷部302,具有高度L2，L2大于邻近控制栅极108,的高度U。作为非限制性实例，当电介质材料105,的顶部和底部材料部分105(/和105a,)由氧化硅(S1x)材料组成且中间材料部分105V由氮化硅(SiNy)材料组成时，可通过使用选自由氟化氢(HF)溶液和包括HF和NH4F的缓冲氧化物蚀刻(Β0Ε)溶液组成的群组的蚀刻剂进行蚀刻以比中间材料部分1051/的氮化硅(SiNy)材料快的速率移除顶部和底部材料部分(105V和105a7 )的氧化硅(S1x)材料。
[0071]因此，可通过适当选择电介质材料105,中的电介质部分(例如，105a,、105t/、105c7 )中的每一者的材料、每一材料部分的厚度、蚀刻条件和其它