存储器装置及其制造方法
【专利说明】存储器装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2014年11月20日在韩国知识产权局提交的韩国专利申请N0.10-2014-0162643的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
[0003]本发明构思涉及半导体装置及其制造方法。更具体地说，本发明构思涉及三维(3D)非易失性存储器装置及其制造方法。
【背景技术】
[0004]半导体存储器装置的集成密度可与半导体存储器装置的成本成比例。常规的二维(2D)存储器装置包括由特定元件和特征的精细图案形成的单位存储器单元的平面阵列。这种常规的二维(2D)存储器装置的集成密度主要对应于被装置的单位存储器单元所占据的面积。因此，2D存储器装置的集成密度可增大的程度极大地取决于形成精细图案的技术的发展。然而，首先，用于形成精细图案的设备非常昂贵，并且这些设备的成本将仅随它们能够制造的图案的精细度而增大。因此，制造成本对2D存储器装置的集成密度增大的程度会形成限制。由于这一点，已发展了三维(3D)半导体装置。三维(3D)半导体存储器装置提供高集成密度和优秀的性能，同时，每单位存储器单元的制造相对便宜。
【发明内容】
[0005]根据本发明构思的一方面，一种存储器装置包括:衬底;堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔;有源柱，其包括设置在竖直孔的下部区域中的底部和沿着竖直孔的侧部延伸的竖直部，所述有源柱具有内孔；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间;填充绝缘体，其填充内孔；以及固定电荷层，其介于填充绝缘体与有源柱之间，其中固定电荷层延伸至有源柱的底部上，并且有源柱的竖直部比有源柱的底部更厚。
[0006]根据本发明构思的另一方面，一种存储器装置包括:衬底;堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔;有源柱，其设置在竖直孔中并且具有内孔；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间；以及填充绝缘体，其填充内孔，其中有源柱包括邻近于填充绝缘层的第一半导体图案和介于第一半导体图案与隧道电介质之间的第二半导体图案，并且第二半导体图案的掺杂物浓度与第一半导体图案的掺杂物浓度不同。
[0007]根据本发明构思的又一方面，一种存储器装置包括:衬底;堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔;有源柱，其设置在竖直孔中，并且具有内孔;电荷存储层，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储层与栅电极之间；隧道电介质，其介于电荷存储层与有源柱之间；以及填充绝缘层，其填充内孔，其中有源柱包括邻近于填充绝缘层的第一半导体图案和介于第一半导体图案与隧道电介质之间的第二半导体图案，并且第二半导体图案的材料与第一半导体图案的材料不同。
【附图说明】
[0008]参考附图和随后的【具体实施方式】，本发明构思将变得更清楚。
[0009]图1是示出根据本发明构思的存储器装置的实施例的示意性框图；
[0010]图2是示出图1的存储器单元阵列的实施例的透视图；
[0011]图3是示出根据本发明构思的图2的存储器块的单元阵列的电路图；
[0012]图4A是根据本发明构思的存储器装置的一个实施例的透视图；
[0013]图4B是存储器装置的平面图；
[0014]图4C是沿着图4B的线Ι-Γ截取的剖视图；
[0015]图4D是图4C中的装置的部分‘A’的放大图；
[0016]图4E是图4D中的装置的部分‘B’的示例的放大图；
[0017]图5A至图12B示出了根据本发明构思的制造存储器装置的方法，其中图5A、图6A、图7A、图8A、图9A、图10A、图1lA和图12A是装置在其制造过程中各自沿着对应于图4B的线1-1’的线方向截取的剖视图，并且图5B、图6B、图7B、图8B、图9B、图10B、图1lB和图12B分别是图5A至图12A的部分‘ A ’的放大图；
[0018]图13A、图13B、图13C和图13D是对应于图4C的部分‘A’的数据存储元件的不同示例的部分的放大图；
[0019]图14是根据本发明构思的图2的存储器块的单元阵列的另一示例的电路图；
[0020]图15A是根据本发明构思的包括图14的单元阵列的存储器装置的其它实施例的剖视图；
[0021]图15B是图15A所示的装置的部分‘A ’的放大图；
[0022]图16A至图21B示出了根据本发明构思的制造存储器装置的方法的另一实施例，其中图16A、图17A、图18A、图19A、图20A和图21A是装置在其制造过程中的剖视图，并且图16B、图17B、图18B、图19B、图20B和图21B分别是图16A至图21A的部分‘A’的放大图；
[0023]图22A至图24B示出了根据本发明构思的制造存储器装置的方法的另一实施例，其中图22A、图23A和图24A是装置在其制造过程中的剖视图，并且图22B、图23B和图24B分别是图22A至图24A的部分‘A’的放大图；
[0024]图25是包括根据本发明构思的存储器装置的电子系统的示例的示意性框图；
[0025]图26是包括根据本发明构思的存储器装置的存储卡的示例的示意性框图；以及
[0026]图27是包括根据本发明构思的存储器装置的信息处理系统的示例的示意性框图。
【具体实施方式】
[0027]现在，将在下文中参照其中示出了本发明构思的示例性实施例的附图更完全地描述本发明构思。本发明构思的优点和特征以及实现它们的方法将通过以下参照附图更加详细地描述的示例性实施例而变得清楚。然而，应该注意，本发明构思不限于以下示例性实施例，而是可按照各种形式实现。因此，示例性实施例仅被提供以公开本发明构思，并且让本领域技术人员知晓本发明构思的类型。在附图中，本发明构思的实施例不限于本文提供的特定示例，并且为了清楚起见，可将其夸大。
[0028]本文中使用的术语仅是为了描述特定实施例的目的，而不旨在限制本发明。如本文所用，除非上下文清楚地另有说明，否则单数术语“一个”也旨在包括复数形式。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。
[0029]相似地，应该理解，当诸如层、区或衬底的一个元件被称作“位于”另一元件“上”时，其可直接位于所述另一元件上，或者可存在中间元件。相似地，应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，术语“直接”意指不存在中间元件。此外，应该理解，本文描述的“连接”通常指电连接，即使未清楚陈述，上下文也将明确这一点。术语“延伸”将通常指元件或特征的最长维度，即，元件或特征的纵向，尤其是在其中元件或特征具有线形的情况下。
[0030]还应该理解，当材料被称作彼此“不同”时，这种描述指具有彼此不同的特性的材料。最明显的是，不同的特性是不同的电导率。从各个公开的示例中清楚的是，所述不同是可由具有相同组成但具有不同浓度的杂质(即，不同浓度掺杂)的材料而导致的，由具有不同组成的材料而导致的和/或由具有相同组成但是其中材料的元素的原子百分数不同的材料而导致的，等等。
[0031]还应该理解，术语“包括”当用于本文中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0032]另外，将参照作为本发明构思的理想示例性示图的剖视图描述【具体实施方式】中的实施例。相应地，可根据制造技术和/或可容许误差修改示例性示图的形状。因此，本发明构思的实施例不限于示例性示图中示出的特定形状，而是可包括可根据制造工艺产生的其它形状。在附图中例示的区域具有一般特性，并且用于示出元件的特定形状。因此，这不应理解为是对本发明构思的范围的限制。
[0033]应该理解，虽然本文中可使用术语例如第一、第二、第三等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在一些实施例中的第一元件可在其它实施例中被称作第二元件，而不脱离本发明的教导。本文中解释和示出的本发明构思的各方面的示例性实施例包括它们的对应互补部分。相同标号或相同指示符在整个说明书中指示相同元件。
[0034]另外，本文参照作为理想示例性示图的剖视图和/或平面图来描述示例性实施例。相应地，作为例如制造技术和/或公差的结果，可预期示图的形状的变化。因此，示例性实施例不应限于这里示出的区域的形状，而是包括例如制造工艺导致的形状的偏差。例如，示为矩形形状的蚀刻区将通常具有圆形或弯曲特征。因此，图中示出的区域实际上是示意性的，并且它们的形状不旨在示出装置区域的实际形状，并且不旨在限制代表性实施例的范围。
[0035]如通过本发明的实体应该理解，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路之类的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可沿着不一定正交的两个不同的方向复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括基于微电子器件的功能性的阵列和/或二维图案中的多个器件。
[0036]根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。
[0037]因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中沿着三个不同方向延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
[0038]图1是表示根据本发明构思的存储器装置的示意性框图。参照图1，根据本发明构思的代表性存储器装置可包括存储器单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40和控制逻辑电路50。
[0039]存储器单元阵列10可通过多根字线WL连接至地址解码器20，并且可通过位线BL连接至读/写电路30。存储器单元阵列10包括多个存储器单元。各个存储器单元可被构造为存储一个比特或多个比特。
[0040]地址解码器20可通过字线WL连接至存储器单元阵列10。地址解码器20可被构造为响应于控制逻辑电路50的控制信号而操作。地址解码器20可从外部系统接收地址信号ADDR。地址解码器20可解码接收到的地址信号ADDR的行地址信号，以选择所述多根字线WL中的对应的一根。另外，地址解码器20可解码接收到的地址信号ADDR的列地址信号，并且可将解码的列地址信号发送至读/写电路30。例如，地址解码器20可包括诸如行解码器、