复合镀膜、其制备方法和电子元件的制作方法
【专利摘要】本发明提供了一种复合镀膜，所述复合镀膜位于基材上，且包含多层亚光锡镀膜和位于所述多层亚光锡镀膜与所述基材之间的镍阻挡层，其中在从基材到所述多层亚光镀锡膜顶表面的方向上，所述多层亚光锡镀膜包括自底层至顶层依次交替叠加的第一锡镀层和第二锡镀层，所述第一锡镀层以第一电流密度电镀形成，所述第二锡镀层以小于第一电流密度的第二电流密度电镀形成。在冷热循环和/或高温湿热条件下，本发明的复合镀膜仍然能够有效抑制锡镀层表面的晶须生长。
【专利说明】
复合媳膜、其制备方法和电子元件
技术领域
[0001] 本发明设及锡电锻膜领域，特别设及能够抗晶须生长的锡电锻膜及其制备方法。
【背景技术】
[0002] 纯锡锻层由于其可与无铅共晶合金Sn-Ag-化焊料良好融合，并且仍可沿用W前 锡铅锻层的生产设备及生产线，经济成本较低等优点而得到了广泛关注，已广泛适用于1C 引脚、连接器或母线中。然而纯锡锻层代替锡铅锻层需要解决的关键性问题就是锡须的自 发生长。锡须是在纯锡或者锡基合金锻层表面自发生长出的一种细长的锡的单晶体，锡须 的存在会造成相邻焊点或引线短路而引发故障，使得电子电气元件的性能和寿命显著下 降，对电子产品小型化趋势造成严重阻碍。
[0003] W往锡须生长可W通过在Sn中添加3%左右的化合金化后便可有效抑制晶须生 长，主要是由于Pb对Sn的晶界迁移有阻碍作用，并且其锻层应力水平比纯锡要低很多，界 面处的IMC生长速度也较纯锡慢。但是由于欧洲肥邸和Ro服对毒性元素 Pb等的禁止使 用，电子封装工业开始进入无铅时代，因此必须研发其他替代方法。
[0004] Horvath 等[B. Horvath, B. Illes, Τ. Shinohara, G. Harsanyi, Thin Solid Films 520 (2011) 384 ；M. N. Chen, S. J. Ding, Q. Q. Sun, D. W. Zhang, L. K. Wang, J. Electron. Mater. 37 (2008) 894. ；A. Dimitrovska, R. Kovacevic, J. Electron. Mater. 38 (2009) 2516 ;Y. Wang, D. Ding, T. Liu, K. P. Galuschki, Y. Hu, A. Gong, S. Bai, M. Li,化Mao, ICEPT-HDP (2010) 980]认为在基体金属如铜合金上预锻一层儀阻挡层，再电锻可 焊性纯锡锻层可明显抑制晶须的生长，主要是由于阻挡层的存在阻止了基体元素化向Sn 锻层中扩散，减小了化/Sn界面的反应速度，同时儀阻挡层主要呈现出对锡须生长不利的 反向应力即拉应力，达到减小锡须生长驱动力的目的。国际上建议预锻儀层厚度应不小于 0. 5 μ m。并且，现有技术中公开的预锻儀层一般用于减少在引线框架成型弯曲时导致的裂 缝生成，而在湿热环境条件下，特别是在冷热循环条件下锡须生长较严重。因此需要一种能 够对抗湿热环境和冷热循环条件下的锡须生长的方法。
【发明内容】
阳0化]为了抑制锡锻层在冷热循环和/或高溫湿热条件下的晶须生长，本发明提供了一 种复合锻膜，其包含多层亚光锡锻膜和位于所述多层亚光锡锻膜之下的儀阻挡层，其中所 述多层亚光锡锻膜包括自底层至顶层W此交替叠加的第一锡锻层和第二锡锻层，所述第一 锡锻层W第一电流密度电锻形成，所述第二锡锻层W小于第一电流密度的第二电流密度电 锻形成。高溫高湿条件一般是指在85% RH或W上的相对湿度条件下，溫度在55°C W上，例 如55°C至85°C范围内的条件，可W是存储条件，更优选是电子元件的使用条件。通过儀阻 挡层与多层亚光锡锻膜的组合使用，增强了在冷热循环和高溫高湿条件下抗晶须生长的能 力，使其能够耐受更长时间的高溫高湿存储条件，并且锻膜表面更加平整，避免了凹坑和裂 纹的出现。所述多层亚光锡锻膜可W为两层或Ξ层，通过利用不同的电流密度电锻使锡锻 膜分层，可w调节所锻的锡的晶粒大小，从而释放应力，避免锡须的产生。
[0006] 在一个优选的实施方式中，所述多层亚光锡锻膜中各层的锡纯度为至少 99. 9wt %，优选至少99. 95wt %，其余为杂质，杂质主要包括碳、氧、铜、铁、憐等，其主要来自 基材和下述锻液中的添加剂如甲横酸、整平剂等。高纯度的锡保证了其可焊性，并且由于基 本不含铅，减少了对环境的污染。纯度不高的锡虽然晶须生长较少，但是不能满足作为锡锻 层本身所需的可焊性等条件。
[0007] 在一个优选的实施方式中，所述儀阻挡层厚度为0. 5微米W下。发明人意外发现， 儀阻挡层厚度为0.5微米W下时，其抑制晶须的效果更加明显，并且更少出现凹坑和裂纹， 从而使得锻膜表面更加平坦。此外，大于0. 5微米的锻儀层在弯折的引脚上更加容易开裂， 从而进一步影响锻锡层，可能导致锻锡层的开裂。
[0008] 在一个优选实施方式中，所述多层亚光锡锻膜的厚度总和为6微米。为了在一定 程度上抗锡须生长，业界采用的传统可焊性锡锻层厚度一般为8~10微米，本发明通过利 用儀阻挡层和多层亚光锡锻膜的组合进一步降低了锡锻层厚度，从而进一步节省了成本。
[0009] 在一个优选的实施方式中，所述第一电流密度在5至25A/dm2范围内，优选为10 至20A/血2,更优选为13至18A/血2;且所述第二电流密度为2. 5至20A/血2范围内，优选为 5至15A/dm2,更优选为8至12A/dm2。第一电流密度与第二电流密度之差优选为2至10A/ 血2,更优选为4至84/血2,特别优选为约54/血2。电锻各层第一锡锻层时所采用的第一电 流密度可W相同或不同，只要第二锡锻层所采用的第二电流密度小于与之相邻的第一锡锻 层所采用的第一电流密度。本领域已知锻锡时如果电流密度低，则结晶细腻、柔软，沉积速 度慢，但生产效率低；而电流密度高则结晶粗大（严重时烧焦、粉末状）、硬度高，但沉积速 度快，生产效率高。发明人结合各方面因素选择上述电流密度，得到具有更好结晶性质和表 面形态的锡锻层，并且能够具有较高的生产效率。
[0010] 本发明还提供了制备上述复合锻膜的方法，所述方法包括如下步骤：在基材上形 成儀阻挡层；在儀阻挡层上W第一电流密度电锻形成第一锡锻层；在第一锡锻层上W小于 第一电流密度的第二电流密度形成第二锡锻层；和可选地，在第二锡锻层上根据需要依次 重复形成第一锡锻层和第二锡锻层。
[0011] 在一个优选的实施方式中，所述第一电流密度在5至25A/dm2范围内，优选为10 至20A/血2,更优选为13至18A/血2;且所述第二电流密度为2. 5至20A/血2范围内，优选为 5至15A/血2,更优选为8至12A/血2。第一电流密度与第二电流密度之差优选为2至10A/ 血2,更优选为4至84/血2,特别优选为约54/血2。电锻各层第一锡锻层时所采用的第一电 流密度可W相同或不同，只要第二锡锻层所采用的第二电流密度小于与之相邻的第一锡锻 层所采用的第一电流密度。本领域已知锻锡时如果电流密度低，则结晶细腻、柔软，沉积速 度慢，但生产效率低；而电流密度高则结晶粗大（严重时烧焦或呈粉末状）、硬度高，但沉积 速度快，生产效率高。发明人结合各方面因素选择上述电流密度，得到具有更好结晶性质和 表面形态的锡锻层，并且能够具有较高的生产效率。
[0012] 本发明进一步提供了一种电子元件，包括基材和所述基材之上的上述复合锻膜。
[0013] 在一个优选的实施方式中，所述基材由选自塑料、树脂、铜和铜合金中至少一种的 材料制成。
[0014] 在一个优选的实施方式中，所述电子元件选自引线框、半导体封装物、忍片元件、 连接器和母线。
【附图说明】
[0015] 图1为不同厚度儀阻挡层的原子力显微镜AFM照片，其中儀阻挡层的厚度分别为 (a) 1 μηι，（b)0. 5 μηι，（c)0. 1 μηι，（d)0. 05 μηι。衬底金属为社制的C194合金锥化微观表面 上有凸凹不平的社制痕迹，随着电锻儀阻挡层厚度的增加，社制痕迹逐渐消失趋于平整；
[0016] 图2为双层亚光锡（3 μ m/3 μ m)锻层的表面形貌的扫描电镜沈Μ照片，儀阻挡层 厚度分别为（a) 0. 5 μ m，化）0. 1 μ m，（C) 0. 05 μ m ; 阳017] 图3为经2000次冷热循环测试后的对比例1和2的表面形貌，其均采用了 10 μm 厚亚光Sn锻层，其各自的儀阻挡层厚度分别为（a) :1μπι(对比例1)，（b) :0.05μπι(对比 例2);
[0018] 图4为经2000次冷热循环测试后的本发明示例性实施方式的复合锻层表面形貌， 均采用6 μ m厚单层亚光Sn锻层（1 μ m/5 μ m)，其儀阻挡层厚度分别为（a) 1 μ m (实施例1)， 化)0. 05μπι (实施例。；
[0019] 图5为经过2000次冷热循环测试后的本发明示例性实施方式的复合锻层表面 形貌，均采用亚光双层Sn锻层（1μπι/5μπι)，儀阻挡层厚度分别为（a)lym(实施例1)， 化)0.05μm(实施例リ；
[0020] 图6为经过2000次冷热循环测试后的本发明示例性实施方式的复合锻层表面形 貌，均采用亚光双层Sn锻层（3 μ m/3 μ m)，儀阻挡层厚度分别为（a) 0. 5 μ m(实施例3)， 化)0. 1 μ m (实施例 4)，（c) 0. 05 μ m (实施例 5);
[0021] 图7为经过2000小时85°C /85% RH存储后的本发明示例性实施方式的复合锻层 表面形貌，均采用双层Sn (3 μ m/3 μ m)锻层，儀阻挡层厚度分别为（a) 0.5 μ m(实施例3)， 化)0. 1 μ m (实施例 4)，（c) 0. 05 μ m (实施例 5);
[0022] 图8为PCB样品的亚光锡锻膜经-40°C至125°C热循环测试3000次后的表面形貌， 作为对比例5。
【具体实施方式】
[0023] 下文中结合具体实施例对本发明的实施方式进行示例性描述，但是运些实施例并 不意味着任何程度对本发明保护范围的限定。
[0024] 在本文中，说明位置关系时所使用的术语"上""下"等，是指的其相对位置关系， 而不是绝对的"上"或"下"的位置，本领域技术人员应理解其所指代的技术方案。 阳0巧]本发明
【申请人】在专利CN103317790A中曾提出制备了多层亚光纯锡锻层，发现电 流密度不同的双层亚光锡膜对锡须生长有一定的抑制作用。为了进一步增强在冷热循环和 高溫高湿条件下抗晶须生长的能力，本发明采取了用上述双层锡膜作为可焊层并且在可焊 层和铜衬底材料之间制备基于氨基横酸儀锻液的儀阻挡层来加强抑制锡须生长的双重抑 制措施。在现有技术中，儀阻挡层一般用来减少在常溫条件下引线框架成型弯曲时导致的 裂缝生成，因此一般用在常溫使用的电子元件中。而对于需要在较为严苛的环境下使用的 电子元件，例如高溫高湿条件或者冷热循环的条件下，其锡须生长或问题更加严重，因此需 要能够对抗高溫高湿条件或者冷热循环的避免锡须生长的电子元件。研究过程中，发明人 发现虽然预锻1 μ m儀锻层能够达到在湿热环境条件下抑制晶须生长，但是其在冷热循环 条件下锡须生长较严重。而发明人意外发现，当儀阻挡层与本发明的多层亚光锡锻膜组合 使用时，不但减少了裂缝的形成，还增强了其在冷热循环条件和高溫高湿条件下抗锡须生 长的能力。
[00%] 特别是在儀阻挡层小于等于0. 5微米的情况下，能够得到更加平坦的锡锻膜表 面，并且即使经历很多次冷热循环，例如两千次W上，仍然能够抑制晶须的生长。而且减少 了晶须脱落导致的凹坑的出现和裂纹的产生。
[0027] 制备例
[0028] 根据本发明一个实施方式，制备一种可加强抑制纯锡锻层表面锡须生长的双层锡 和儀阻挡层的复合锻层，抗环境锡须生长的同时，减少了纯锡锻层的厚度。
[0029] 儀阻挡层的电锻沉积：
[0030] 本发明所提供的儀阻挡层的制备按照表1的锻液配方及参数进行电锻。
[0031] 表1氨基横酸儀锻液配方及实验条件
[0032]
[0033] 然后在儀阻挡层上，沉积双层亚光锡锻膜。本制备例中使用了专利申请号 CN103317790A的锻液和工艺制备双层锡锻层，第一层（底层）电流密度为15A/dm2,第二 层（表层）锡电流密度为5A/dm2,厚度分别设计为1 μπι(表层）/5 μπι(底层），3 μπι(表 层）/3 μ m(底层），总厚度均为6 μ m。使用上海新阳半导体材料有限公司的高速亚光锡锻 液（包含 170mL/L SYT820、50血/LSYT5370、180mL/L SYT810)，电锻溫度为 40°C。为了在一 定程度上抗锡须生长，业界采用的传统可焊性锡锻层厚度一般为8~10 μ m，从可焊性角度 讲，不小于6 μ m即可达到可焊性要求，6 μ m厚的双层锡又可进一步节省成本。
[0034] AFM测试不同厚度Ni阻挡层的表面形貌。图1为不同厚度儀阻挡层的AFM照片。 衬底金属为社制的C194合金锥片，微观表面上有凸凹不平的社制痕迹，随着电锻儀阻挡层 厚度的增加，社制痕迹逐渐消失趋于平整。
[0035] 图2为在不同厚度儀阻挡层上电锻双层Sn锻层表面形貌照片，表面均比较平整不 受儀阻挡层形貌影响。各个实施例和对比例的电锻的Ni和Sn锻层厚度通过X射线测厚仪 进行测量记录在表2中。
[0036] 评价例 W37] 测试方法：
[003引在本发明中使用湿热测试（TH)和冷热循环（TCT)测试对多层锡膜的晶须抑制效 果进行模拟测试。在测试之前，分别将儀层和双层亚光锡锻膜沉积在冲制的平面状C194引 线框架合金上，在150°C下退火1小时，然后分别对退火态样品进行湿热测试和冷热循环测 试。
[0039] 预锻儀的双层锡样品的湿热测试：在85°C和85% RH的高溫高湿条件下存储2000 小时。在55°C /85% RH的高溫高湿条件下存储4000小时。 W40] 预锻儀的双层锡样品的冷热循环测试：在-55°C至125°C下完成循环2000次，高溫 和低溫时均持续10分钟。
[0041] 采用场发射电子扫描显微镜（阳I Siron200)在50-50000放大倍数下观察样品表 面形貌。
[0042] 测试结果见表2所示。 W43] 表2样品参数及TCT和TH测试结果。
[0044]
[0046] 参见表2和图3至图8可见，本发明的复合锻膜（双层亚光锡锻层与儀阻挡层的组 合）能够耐受更长时间的高溫高湿环境和更多次的冷热循环，而不会产生晶须、裂纹等影 响锻层性质的缺陷。双层亚光锡（1 ym，5ASD/5ym，15ASD)与儀阻挡层（1 μπι)组合的复合 锻层在冷热循环和高溫湿热条件下均可明显抑制锡锻层表面晶须生长。双层亚光Sn (3 μ m， 5ASD/3 μπι，15ASD)和超薄Ni阻挡层化05~0. 1 μπι)组合的样品，在热循环后可W明显地 减少锡晶须生长的风险，使锻层表面极少出现在热循环过程中由于热应力带来的表面凹坑 和裂纹等形貌变化。
[0047] 具体而言，在2000次冷热循环测试后，当都存在1微米的儀阻挡层时，对于传统的 10 ym厚单层亚光Sn锻层而言，与双层的亚光锡锻层相比，明显具有较多的锡须（对比例 1，图3中的a)，而具有相同厚度的儀阻挡层的双层亚光锡锻层（实施例1，图5中的a)则 没有锡须出现；当儀阻挡层较薄时，可W减少TCT冷热循环过程产生晶须的密度和长度（参 见图3)。传统的亚光Sn锻层厚度减少至6 μπι后，TCT冷热循环测试后晶须密度明显降低 (图4)。较薄ΝΗ0. 05 μ m)的样品表面更趋于平坦，更少出现凹坑和裂纹（图3b，图4b和 图化），尤其是双层亚光锡锻膜与超薄儀阻挡层组合的样品。同时采用双层亚光锡锻膜和超 薄儀阻挡层的样品，在经历了 2000次冷热循环之后，则基本没有晶须出现，并且表面平整 (图5和图6)。
[0048] 在经历2000小时85°C /85% RH存储后，本发明的复合锻膜仍然呈现优异的表面 形貌，没有晶须、凹坑和裂纹的出现，能够符合电子元件实际应用的需要。
[0049] 另外，作为对比例5,测试了 PCB样品的双层亚光锡锻膜（无儀阻挡层）经-40°C至 125°C热循环测试3000次后的表面形貌，发现没有儀阻挡层的样品，在1300次冷热循环时 还可W没有晶须的出现，到了 2000次循环和3000次循环时，可W看到明显的裂纹出现（图 8中圆圈所指示的部分），并且有少许的晶须（参见图8)。
[0050] 综上可见，多层亚光锡锻膜与超薄儀阻挡层的组合能够最大限度地抵抗严苛环境 对其的影响而不会产生晶须、凹坑和裂纹，从而满足电子元件的各种需要。
【主权项】
1. 复合镀膜，所述复合镀膜位于基材上，且包含多层亚光锡镀膜和位于所述多层亚光 锡镀膜与所述基材之间的镍阻挡层，其中在从基材到所述多层亚光镀锡膜顶表面的方向 上，所述多层亚光锡镀膜包括自底层至顶层依次交替叠加的第一锡镀层和第二锡镀层，所 述第一锡镀层以第一电流密度电镀形成，所述第二锡镀层以小于第一电流密度的第二电流 密度电镀形成。2. 如权利要求1所述的复合镀膜，其中所述多层亚光锡镀膜中各层的锡纯度为至少 99. 9wt % 〇3. 如权利要求1或2所述的复合镀膜，其中所述多层亚光锡镀膜的厚度总和为6微米。4. 如权利要求1所述的复合镀膜，其中所述第一电流密度在5至25A/dm2范围内，且所 述第二电流密度为2. 5至20A/dm2范围内。5. 如权利要求1所述的复合镀膜，其中所述镍阻挡层厚度为0. 5微米以下。6. 制备如权利要求1至5中任一项所述的复合镀膜的方法，所述方法包括如下步骤： 在基材上形成镍阻挡层； 在镍阻挡层上以第一电流密度电镀形成第一锡镀层； 在第一锡镀层上以小于第一电流密度的第二电流密度形成第二锡镀层；和 可选地，在第二锡镀层上根据需要依次重复形成第一锡镀层和第二锡镀层。7. -种电子元件，包括基材和所述基材之上的如权利要求1至5中任一项所述的复合 镀膜。8. 如权利要求7所述的电子元件，其中所述基材由选自塑料、树脂、铜和铜合金中至少 一种的材料制成。9. 如权利要求7所述的电子元件，其中所述电子元件为引线框、半导体封装物、芯片元 件、连接器或母线。
【文档编号】C25D5/12GK105984177SQ201510086618
【公开日】2016年10月5日
【申请日】2015年2月17日
【发明人】胡毓, 丁冬雁, 刘婷
【申请人】西门子公司