一种栅极驱动电路及其阵列基板和显示面板的制作方法
【专利摘要】本发明涉及一种栅极驱动电路及其阵列基板和显示面板，栅极驱动电路包括多级栅极驱动单元，每级栅极驱动单元包括启动单元、储能单元、上拉单元、第一下拉单元和第二下拉单元，其中，第二下拉单元耦接储能单元和栅极线，用于根据驱动电压和时间脉冲信号，以及第二参考电压，间歇地产生第二控制信号，以将驱动电压和栅极线上的栅极信号下拉至第二参考电压。此外，为了防止第一参考电压和第二参考电压之间存在漏电电流，导致负责供给参考电压的芯片由此烧毁，本发明还将第一参考电压和第二参考电压之间的可能有漏电电流流经的晶体管改为多个串联的晶体管，以降低漏电可能性。本发明提供的栅极驱动电路及其阵列基板可靠性增强，使用寿命延长，可用于各种显示面板。
【专利说明】一种栅极驱动电路及其阵列基板和显示面板
【技术领域】
[0001]本发明涉及图像显示驱动技术，特别是关于一种栅极驱动电路及其阵列基板和显 示面板。
【背景技术】
[0002]现有液晶显示装置包含多个像素单元，以及用于驱动像素单元工作的栅极驱动电 路和源极驱动电路。其中，栅极驱动电路包含有多级栅极驱动单元，这些栅极驱动单元通过 其耦接的栅极线依次输出栅极信号，控制显示区中相应的开关晶体管开启，以将源极驱动 电路输出的数据信号写入相应的像素单元，进行图像显示。因此栅极驱动电路的可靠性对 正确成像有着举足轻重的影响。如图1所示，目前，主流显示面板厂家采用的栅极驱动电路 的栅极驱动单元结构大体相同，其按照不同功能可以划分为启动单元10、储能单元20、上 拉单元30、第一下拉单元40和第二下拉单元50等多个功能模块。其中，启动单元10用于 传输启动信号ST给储能单元20，储能单元20用于根据启动信号ST执行充电过程，输出驱 动电压Q，上拉单元30用于根据驱动电压Q和时钟脉冲信号CLK上拉栅极线上的栅极信号 G，第一下拉单元40在栅极信号G为高电平的期间(也即栅极驱动单元的作用期间)，下拉驱 动电压Q和栅极信号G ;第二下拉单元50在栅极信号G为低电平的期间(也即栅极驱动单 元的非作用期间)，下拉驱动电压Q和栅极信号G。其中，在栅极驱动单元的非作用期间，为 了防止驱动电压Q和栅极信号G因为电路中不断累积的电荷而发生偏移，第二下拉单元50 需要一直处于下拉的工作状态，在长期工作后，可靠性降低。当然，在现有的一些栅极驱动 电路中，也有增设第三下拉单元60，和第二下拉单元50配合工作，交替地下拉驱动电压Q和 栅极信号G，以减少第二下拉单元50的工作时间。但是本发明的研究人员通过长期的研究 测试发现，第二下拉单元50和第三下拉单元60交替工作的情况并不十分理想，装有上述栅 极驱动电路的液晶显示面板在经过高温高压可靠度测试后，栅极驱动单元中的第二下拉单 元50和第三下拉单元60容易出现工作异常的现象，导致画面显示错误。
【发明内容】
[0003]针对上述问题，本发明提供了一种使用寿命延长且可靠性增强的栅极驱动电路及 其阵列基板和显示面板。
[0004]本发明的栅极驱动电路，其特征在于，包括多级栅极驱动单元，每级栅极驱动单元 通过其耦接的栅极线输出一栅极信号，每级栅极驱动单元包括；
[0005]启动单兀，用于传输一启动信号；
[0006]储能单元，耦接启动单元，用于接收启动信号，根据启动信号执行充电过程，输出 一驱动电压；
[0007]上拉单元，耦接储能单元以及栅极线，用于接收驱动电压，根据驱动电压以及一时 间脉冲信号上拉栅极线上的栅极信号；
[0008]第一下拉单元，耦接储能单元和栅极线，用于根据一第一控制信号将驱动电压和栅极信号下拉至第一参考电压；
[0009]第二下拉单元，耦接储能单元和栅极线，用于根据驱动电压和时间脉冲信号，以及 一第二参考电压，间歇地产生一第二控制信号，根据第二控制信号将驱动电压下拉至第二 参考电压和将栅极信号下拉至第一参考电压。
[0010]优选地，上述第二参考电压小于第一参考电压，且第一参考电压小于零。
[0011 ] 上述第二下拉单元包括:
[0012]控制模块，耦接储能单元，用于接收驱动电压，根据驱动电压和第二参考电压，以 及时间脉冲信号，输出第二控制信号；
[0013]放电模块，耦接控制模块和储能单元，用于接收第二控制信号，根据第二控制信号 将驱动电压下拉至第二参考电压；
[0014]下拉模块，耦接控制模块和栅极线，用于接收第二控制信号，根据第二控制信号将 栅极信号下拉至第一参考电压。
[0015]上述控制模块包括:
[0016]电容器，其包括:
[0017]第一极，接收时间脉冲信号，
[0018]第二极，作为控制模块的输出端，耦接放电模块和下拉模块；
[0019]晶体管，其包括:
[0020]第一端，耦接电容器第二极，
[0021]控制，稱接储能单兀，
[0022]第二端，用于接收第二参考电压。
[0023]上述放电模块包括一个或多个串联的晶体管，其一端耦接储能单元，另一端接收 第二参考电压，所有控制端耦接控制模块，用于接收第二控制信号。
[0024]上述下拉模块包括:
[0025]晶体管，其包括:
[0026]第一端，耦接栅极线，
[0027]控制端，耦接控制模块，用于接收第二控制信号，
[0028]第二端，接收第一参考电压。
[0029]上述第一下拉电路包括:
[0030]放电模块，包括一个或多个串联的晶体管，其一端耦接储能单元，另一端接收第一 参考电压，所有控制端接收第一控制信号；
[0031]下拉模块，包括晶体管，第一端耦接栅极线，第二端耦接第一参考电压，控制端接 收第一控制信号。
[0032]上述第三下拉单元，耦接储能单元和栅极线，用于根据驱动电压和第二参考电压， 以及与时间脉冲信号相位相反的另一时间脉冲信号，间歇地产生一第三控制信号，根据第 三控制信号将驱动电压下拉至第二参考电压和将栅极信号下拉至第一参考电压。
[0033]此外，本发明还提供一种阵列基板，其特征在于，其上设置有上述栅极驱动电路。
[0034]本发明还提供一种显示面板，其特征在于，其包括有上述阵列基板。
[0035]本发明通过改进栅极驱动电路中栅极驱动单元的第二下拉单元，使其能够根据驱 动电压和时间脉冲信号，以及第二参考电压，间歇地产生第二控制信号，将驱动电压和栅极线上的栅极信号下拉至第二参考电压，缩短工作时间，可以有效延长使用寿命。此外，为了 防止第一参考电压和第二参考电压之间存在漏电电流，导致负责供给参考电压的芯片由此 烧毁，本发明还将第一参考电压和第二参考电压之间的可能有漏电电流流经的晶体管改为 多个串联的晶体管，以降低漏电可能性。本发明提供的栅极驱动电路及其阵列基板和显示 面板使用寿命延长且可靠性增强。
[0036]本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得 显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要 求书以及附图中所特别指出的结构来实现和获得。
【专利附图】
【附图说明】
[0037]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实 施例共同用于解释本发明，并不构成对本发明的限制。在附图中:
[0038]图1是现有栅极驱动电路中一个栅极驱动单元的组成示意图；
[0039]图2是现有的一种栅极驱动电路中第N级栅极驱动单元的电路结构示意图；
[0040]图3是图2所示栅极驱动单元在作用期间和非作用期间输出的栅极信号示意图；
[0041]图4是图2所示栅极驱动单元的工作时序图；
[0042]图5是本发明一实施例提供的栅极驱动单元的电路结构示意图；
[0043]图6是本发明一实施例提供的可防止漏电流的栅极驱动单元的电路结构示意图。
【具体实施方式】
[0044]为了说明本发明的目的、技术方案和技术效果，下面以如图2所示的一种栅极驱 动电路中的栅极驱动单元为例，详细地分析出现上述故障的原因，以及本发明因此而做出 的改进。需要特别说明的是，虽然本发明是针对此实施例进行说明，但是不应局限于此。不 同型号的显示面板，其中的电路结构不尽相同，因此任何本发明所属【技术领域】内的技术人 员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何 的修改与变化。
[0045]如图2所示，是现有的一种栅极驱动电路中第N级栅极驱动单元的电路结构示意 图。正如【背景技术】所述，该栅极驱动单元可以划分为启动单元10、储能单元20、上拉单元 30、第一下拉单元40和第二下拉单元50，以及第三下拉单元60。其中:
[0046]启动单元10包括晶体管T11，晶体管Tll的控制端与第一端短路耦接，用于接收启 动信号ST (N)，第二端耦接储能单元20。当高电平的启动信号ST (N)到来时，晶体管Tll 开启，将启动信号ST (N)传给储能单元20。其中，所述启动信号ST (N)可以是来自前一级 栅极驱动单元的续传信号，当然也可不限于此。
[0047]储能单元20包括存储电容器Cb，存储电容器Cb的第一极耦接晶体管Tll的第二 端，用于接收启动信号S (N)，第二极耦接栅极线。存储电容器Cb根据启动信号ST (N)执 行充电过程，充电结束后于第一极输出一高电平的驱动电压Q (N)给上拉单兀30。
[0048]上拉单元30包括晶体管T31和T32，晶体管T31和T32的控制端均耦接存储电容 器Cb的第一极，接收驱动电压Q (N)，第一端均接收时间脉冲信号CK1，第二端则分别耦接 栅极线和输出线。在驱动电压Q(N)和时间脉冲信号CKl的作用下，晶体管T31和T32分别将栅极线上的栅极信号G (N)和输出线上的续传信号ST (N+1)上拉至一高电平电压。本 实施例中，续传信号ST (N+1)可以用作下一级栅极驱动单元的启动信号，当然也可不限于 此。
[0049]如图3所示，通常一个栅极驱动单元的工作状态按照其输出的栅极信号G (N)的 高、低电平状态可以分为作用期间和非作用期间:在作用期间，栅极驱动单元输出高电平的 栅极信号G (N),以开启显示区中对应的开关晶体管；在非作用期间，栅极驱动单元输出低 电平的栅极信号G (N),以关闭显示区中对应的开关晶体管。
[0050]当栅极驱动单元工作在作用期间时，第一下拉单元40根据第一控制信号Kl将驱 动电压Q (N)和栅极信号G (N)下拉至第一参考电压Vssl，以使栅极驱动单元从作用期间 转入非作用期间。具体地，第一下拉单元40包括下拉模块41和放电模块42，其中:
[0051]下拉模块41包括晶体管T41，晶体管T41的第一端耦接栅极线，第二端接收第一参 考电压Vssl，控制端接收第一控制信号K1。在第一控制信号Kl的作用下，晶体管T41的第 一端和第二端导通，从而将栅极信号G (N)下拉至第一参考电压Vssl。
[0052]放电模块42包括晶体管T42，晶体管T42的第一端耦接存储电容器Cb的第一极， 第二端接收第一参考电压Vssl，控制端接收第一控制信号K1。在第一控制信号Kl的作用 下，晶体管T42的第一端和第二端导通，从而将驱动电压Q (N)下拉至第一参考电压Vssl。 本实施例中，所述第一控制信号Kl可以是来自后两级栅极驱动单元的栅极信号G(N+2)，当 然也可不限于此。
[0053]当栅极驱动单元工作在非作用期间时，其电路中的各个节点会不断累积电荷，严 重时会使驱动电压Q (N)和栅极信号G (N)等电压、电流信号发生偏离，致使栅极驱动单元 输出异常。为了避免出现该现象而影响电路工作的可靠性，本实施例采用了第二下拉单元 50和第三下拉单元60，交替地下拉驱动电压Q (N)和栅极信号G (N)0具体地，第二下拉单 兀50包括控制模块51、放电模块52和下拉模块53,其中:
[0054]控制模块51包括晶体管T51和T52，晶体管T51的控制端与第一端短路耦接，用 于接收时间脉冲信号CK1，第二端作为控制模块51的输出端，耦接放电模块52和下拉模块 53，以及晶体管T52的第一端，晶体管T52的第二端接收第二参考电压Vss2，控制端耦接存 储电容器Cb的第一极，接收驱动电压Q (N)0当驱动电压Q (N)高于晶体管T52的阈值电 压与第二参考电压Vss2的和时，晶体管T52开启，使得控制模块51输出的第二控制信号K2 为第二参考电压Vss2 ;当驱动电压Q (N)等于或者低于晶体管T52的阈值电压与第二参考 电压Vss2的和时，晶体管T52关闭，使得控制模块51输出的第二控制信号K2为经过晶体 管T51传送的时钟脉冲信号CKl。
[0055]放电模块52包括晶体管T53,晶体管T53的第一端稱接存储电容器Cb的第一极， 第二端接收第二参考电压Vss2，控制端耦接晶体管T51的第二端，接收第二控制信号K2，用 于根据第二控制信号K2，将驱动电压Q (N)下拉至第二参考电压Vss2。
[0056]下拉模块53包括晶体管T54，晶体管T54的第一端耦接栅极线，第二端接收第一参 考电压Vssl，控制端耦接晶体管T51的第二端，接收第二控制信号K2，用于根据第二控制信 号K2,将栅极信号G (N)下拉至第一参考电压Vssl。
[0057]第三下拉单元60与第二下拉单元50的组成和功能相同，与第二下拉单元50不同 的是，第三下拉单元60中的控制模块61接收与时间脉冲信号CKl相位相反的时间脉冲信号CK3，并据此产生第三控制信号K3，控制放电模块62将驱动电压Q (N)下拉至第二参考 电压Vss2，控制下拉模块63将栅极信号G (N)下拉至第一参考电压Vssl，具体细节此处不 再细述。
[0058]上述电路中，所述第一参考电压Vssl和第二参考电压Vss2可以均小于零，且优选 地,第一参考电压Vssl大于第二参考电压Vss2，以防止上拉单元T31出现漏电现象，但是本 发明并不局限于此。
[0059]下面结合图4，说明上述栅极驱动单元的工作原理。
[0060]在第一时段中，启动信号ST (N)为低电平，晶体管Tll截止,驱动电压Q (N)为低 电平；在驱动电压Q (N)的作用下，晶体管T31和T32截止，栅极信号G (N)和续传信号ST (N+1)为低电平；在驱动电压Q (N)的作用下，晶体管T52截止，第二控制信号K2为时钟脉 冲信号CK1，由于此时时钟脉冲信号CKl为高电平，因此晶体管T53和T54导通，分别将驱动 电压Q (N)和栅极电压G (N)下拉至第二参考电压Vss2和第一参考电压Vssl ;在驱动电 压Q (N)的作用下，晶体管T62截止，第三控制信号K3为时钟脉冲信号CK3，由于此时时钟 脉冲信号CK3为低电平，因此晶体管T63和T64截止；第一控制信号G (N+2)为低电平，晶 体管T41和T42截止。
[0061]在第二时段中，启动信号ST (N)转为高电平，晶体管Tll导通，存储电容器Cb执 行充电过程，于第一极处输出高电平的驱动电压Q (N);在驱动电压Q (N)的作用下，晶体 管T31和T32导通，由于此时时间脉冲信号CKl为低电平，因此栅极信号G (N)和续传信号 ST (N+1)为低电平；在驱动电压Q (N)的作用下，晶体管T52导通，第二控制信号K2为第 二参考电压Vss2，晶体管T53和T54截止；在驱动电压Q (N)的作用下，晶体管T62导通， 第三控制信号K3为第二参考电压Vss2，晶体管T63和T64截止；第一控制信号G (N+2)为 低电平，晶体管T41和T42截止。
[0062]在第三时段中，启动信号ST(N)转为低电平，晶体管Tll截止，但存储电容器Cb的 第一极处仍然保持高电平的驱动电压Q (N);在驱动电压Q (N)的作用下，晶体管T31和T32 导通，由于此时时钟脉冲信号CKl已由低电平转为高电平，因此栅极信号G (N)和续传信号 ST (N+1)被上拉至一高电平，同时基于栅极信号G (N)和续传信号ST (N+1)的上升，驱动 电压Q (N)也被进一步地上拉至更高的高电平；在驱动电压Q (N)的作用下，晶体管T52导 通，第二控制信号K2为第二参考电压Vss2，晶体管T53和T54截止；在驱动电压Q (N)的 作用下，晶体管T62导通，第三控制信号K3为第二参考电压Vss2，晶体管T63和T64截止； 第一控制信号G (N+2)为低电平，晶体管T41和T42截止。
[0063]在第四时段中，启动信号ST(N)为低电平，晶体管Tll截止；第一控制信号G(N+2) 转为高电平，晶体管T41和T42导通，将驱动电压Q (N)和栅极电压G (N)下拉至第一参考 电压Vssl ;在驱动电压Q (N)的作用下，晶体管T31和T32截止；在驱动电压Q (N)的作用 下，晶体管T52截止，第二控制信号K2为时钟脉冲信号CK1，由于此时时钟脉冲信号CKl为 低电平，因此晶体管T53和T54截止；在驱动电压Q (N)的作用下，晶体管T62截止，第二控 制信号K3为时钟脉冲信号CK3，由于此时时钟脉冲信号CK3为高电平，因此晶体管T63和 T64导通，分别将驱动电压Q (N)和栅极电压G (N)下拉至第二参考电压Vss2和第一参考 电压Vssl。
[0064]在第五时段中，启动信号ST (N)为低电平，晶体管Tll截止；由于驱动电压Q (N)和栅极电压G (N)已被分别下拉至第二参考电压Vss2和第一参考电压Vssl，因此在驱动 电压Q (N)的作用下，晶体管T31和T32截止；在驱动电压Q (N)的作用下，晶体管T52截 止，第二控制信号K2为时钟脉冲信号CK1，由于此时时钟脉冲信号CKl为高电平，因此晶体 管T53和T54导通，分别将驱动电压Q (N)和栅极电压G (N)下拉至第二参考电压Vss2和 第一参考电压Vssl ;在驱动电压Q (N)的作用下，晶体管T62截止,第二控制信号K3为时 钟脉冲信号CK3，由于此时时钟脉冲信号CK3为低电平，因此晶体管T63和T64截止；第一 控制信号G (N+2)转为低电平，晶体管T41和T42截止。由此可见，移位暂存器在第五时段 和第一时段的工作情况相同。
[0065]在第六时段中，启动信号ST (N)为低电平，晶体管Tll截止；由于驱动电压Q (N) 和栅极电压G (N)已被分别下拉至第二参考电压Vss2和第一参考电压Vssl，因此在驱动 电压Q (N)的作用下，晶体管T31和T32截止；在驱动电压Q (N)的作用下，晶体管T52截 止，第二控制信号K2为时钟脉冲信号CK1，由于此时时钟脉冲信号CKl为低电平，因此晶体 管T53和T54截止；在驱动电压Q (N)的作用下，晶体管T62截止，第二控制信号K3为时钟 脉冲信号CK3，由于此时时钟脉冲信号CK3为高电平，因此晶体管T63和T64导通；分别将 驱动电压Q (N)和栅极电压G (N)下拉至第二参考电压Vss2和第一参考电压Vssl，也即将 驱动电压Q (N)和栅极电压G (N)保持在第一参考电压Vssl ;第一控制信号G (N+2)为低 电平，晶体管T41和T42截止。由此可见，此后，只要没有新的启动信号ST (N)输入，栅极 驱动单元会反复重复第五时段和第六时段，将驱动电压Q (N)和栅极电压G (N)保持在低 电平状态。
[0066]上述第二下拉单元50和第三下拉单元60交替工作，下拉驱动电压Q (N)和栅极 电压G (N)0然而，本发明的研究人员通过长期的研究测试发现，在实际运作中上述第二下 拉单元50和第三下拉单元60交替工作的情况并不十分理想，装有上述栅极驱动电路的液 晶显示面板在经过高温高压可靠度测试后，栅极驱动单元中的第二下拉单元50和第三下 拉单元60容易出现工作异常的现象。这是因为第二下拉单元50中的晶体管T51相当于二 极管，当时钟脉冲信号CKl为高电平时，晶体管T51导通，晶体管T51的第二端累积电荷，当 时钟脉冲信号CKl为低电平时，晶体管T51截止，晶体管T51的第二端累积的电荷不能及时 散去，致使晶体管T53和T54不能休息，长期处于紧张状态，可靠性变差，使用寿命缩短。同 理，第三下拉单元60的晶体管T61亦是如此。
[0067]为了改善上述情况，本发明提出了一种新的技术方案。如图5所示，即将第二下拉 单元50和第三下拉单元60中的晶体管T51和T61分别改为电容器Cl和C3。电容器Cl和 C3的第一极分别接收时间脉冲信号CKl和CK3，第二极分别作为第二控制信号K2和第三控 制信号K3的输出端，耦接晶体管T52和T62。由于电容器Cl和C3的耦合作用，使得第二控 制信号K2和第三控制信号K3分别随着时钟脉冲信号CKl和CK3的变化而变化。由此根据 上面介绍的工作原理，晶体管T53和T54，以及晶体管T63和T64有机会完全截止，实现交替 工作的效果。此外，由于流经电容器Cl和C2的电流很小，因此相对于原有的电路结构，该 电路的动态消耗功率会减少。
[0068]进一步地，由于在原有的栅极驱动单元中第二参考电压Vss2小于第一参考电压 Vssl,因此会有漏电流从第一参考电压Vssl经过晶体管T42、T53和T63流向第二参考电 压Vss2，以致负责提供第一参考电压Vssl的供电芯片会长期处于输出负电压及正电流的工作状态，最终烧毁，从而导致显示画面出现异常。对此，本发明采取的改进措施是将第一 参考电压Vssl和第二参考电压Vss2之间的可能有漏电电流流经的晶体管改为多个串联的 晶体管。如图6所示，本发明的实施例中，晶体管T42、T53和T63均换成三个串联晶体管， 以防止漏电流从第一参考电压Vssl流向第二参考电压Vss2，当然也可以不限于此。
[0069]在采用上述本发明提供的栅极驱动单元构成栅极驱动电路时，可以将单数级的栅 极驱动单元与单数级的栅极驱动单元串接，将单数级的栅极驱动单元与偶数级的栅极驱动 单元串接，且单数级的栅极驱动单元的时钟脉冲信号与单数级的栅极驱动单元的时钟脉冲 信号相位相反。当然也可采用其他的形式，本发明并不受限于此。
[0070]另一方面，本发明还提供一种阵列基板，其上设置有上述栅极驱动电路。
[0071]另一方面，本发明还提供一种显示面板，其包括有上述阵列基板。
[0072]虽然本发明所披露的实施方式如上，但所述的内容只是为了便于理解本发明而采 用的实施方式，并非用以限定本发明。任何本发明所属【技术领域】内的技术人员，在不脱离本 发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化， 但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
【权利要求】
1.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，每级所述栅极驱动单元通过其耦接的栅极线输出一栅极信号，每级所述栅极驱动单元包括；启动单兀，用于传输一启动信号；储能单元，耦接所述启动单元，用于接收所述启动信号，根据所述启动信号执行充电过程，输出一驱动电压；上拉单元，耦接所述储能单元以及栅极线，用于接收所述驱动电压，根据所述驱动电压以及一时间脉冲信号上拉所述栅极线上的所述栅极信号；第一下拉单元，耦接所述储能单元和栅极线，用于根据一第一控制信号将所述驱动电压和栅极信号下拉至第一参考电压；第二下拉单元，耦接所述储能单元和栅极线，用于根据所述驱动电压和时间脉冲信号， 以及一第二参考电压，间歇地产生一第二控制信号，根据所述第二控制信号将所述驱动电压下拉至第二参考电压和将所述栅极信号下拉至所述第一参考电压。
2.如权利要求1所述的栅极驱动电路，其特征在于:所述第二参考电压小于所述第一参考电压，且所述第一参考电压小于零。
3.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第二下拉单元包括:控制模块，耦接所述储能单元，用于接收所述驱动电压，根据所述驱动电压和第二参考电压，以及所述时间脉冲信号，输出所述第二控制信号；放电模块，耦接所述控制模块和储能单元，用于接收所述第二控制信号，根据所述第二控制信号将所述驱动电压下拉至所述第二参考电压；下拉模块，耦接所述控制模块和栅极线，用于接收所述第二控制信号，根据所述第二控制信号将所述栅极信号下拉至所述第一参考电压。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述控制模块包括:`电容器，其包括:第一极，接收所述时间脉冲信号，第二极，作为所述控制模块的输出端，耦接所述放电模块和下拉模块；晶体管，其包括:第一端，耦接所述电容器第二极，控制端，耦接所述储能单元，第二端，用于接收所述第二参考电压。
5.如权利要求3所述的栅极驱动电路，其特征在于:所述放电模块包括一个或多个串联的晶体管，其一端耦接所述储能单元，另一端接收所述第二参考电压，所有控制端耦接所述控制模块，用于接收所述第二控制信号。
6.如权利要求3所述的栅极驱动电路，其特征在于，所述下拉模块包括:晶体管，其包括:第一端，耦接所述栅极线，控制端，耦接所述控制模块，用于接收所述第二控制信号，第二端，接收所述第一参考电压。
7.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第一下拉电路包括:放电模块，包括一个或多个串联的晶体管，其一端耦接所述储能单元，另一端接收所述第一参考电压，所有控制端接收所述第一控制信号；下拉模块，包括晶体管，第一端耦接所述栅极线，第二端耦接所述第一参考电压，控制端接收所述第一控制信号。
8.如权利要求1所述的栅极驱动电路，其特征在于，还包括:第三下拉单元，耦接所述储能单元和栅极线，用于根据所述驱动电压和第二参考电压， 以及与所述时间脉冲信号相位相反的另一时间脉冲信号，间歇地产生一第三控制信号，根据所述第三控制信号将所述驱动电压下拉至第二参考电压和将所述栅极信号下拉至所述第一参考电压。
9.一种阵列基板，其特征在于:包括如权利要求1~8任意一项所述的栅极驱动电路。
10.一种显示面板，其特征 在于，包括如权利要求9所述的阵列基板。
【文档编号】G09G3/36GK103559867SQ201310477103
【公开日】2014年2月5日 申请日期:2013年10月12日 优先权日:2013年10月12日
【发明者】郭平昇 申请人:深圳市华星光电技术有限公司