l和扫描信号输出端的电压始终被维持在低电平。
[0069]需要说明的是，在t3时刻之后，发光信号Vem的电压可以长期保持在高电平VH。一方面这是由于晶体管T8处于关断状态，另一方面晶体管TlO和晶体管T9的控制极连接至脉冲信号输入端，由于脉冲信号Vin的噪声电压较小，因此晶体管TlO和晶体管T9也处于关断状态且漏电较小。因此，在t3时刻之后，第二控制端Q2处于浮空状态，从而第二控制端Q2的电压可以长期保持在VQ2—MX。当Vq2 max - VH>VTH7时，晶体管T7被开启导通，从而对发光信号输出端的高电平进行维持；与此同时，晶体管T9被关断，发光信号输出端的高电平也不会被低电平源Vss下拉。
[0070]以上就是本实施例的栅极驱动电路单元的一种工作时序，其输出了一个扫描信号脉冲以及一个发光信号脉冲，且扫描信号vs_和发光信号Vem的时序满足图1中的像素驱动电路的一种工作时序要求，即图2(a)的时序要求。此外，还可以通过调整第一时钟信号Va、第二时钟信号Vb和脉冲信号V IN的时序，使本实施例的栅极驱动电路单元满足更多的像素驱动电路的工作时序。具体描述如下:
[0071]图4(b)所示为本实施例的栅极驱动电路单元的第二种工作时序图。与图4(a)相比，图4(b)中的第一时钟信号Va与第二时钟信号Vb的高电平不交叠。在t3时刻，当第二时钟信号Vb的电压由低电平上升为高电平时，第一时钟信号Va的电压由高电平下降为低电平。图4(b)所示的工作时序，其优势在于:在t3时刻，可以较好的抑制由于晶体管T2不能及时关断而导致的瞬时直流通路，从而降低电路的功耗。图4(b)所示的工作时序可以满足像素驱动电路如图2(a)的工作时序要求。
[0072]图4(c)所示为本实施例的栅极驱动电路单元的第三种工作时序图。与图4(b)相比，图4(c)中的第二时钟信号Vb的高电平比第一时钟信号Va的高电平滞后一个高电平时钟脉宽。图4(c)所示的工作时序，其优势在于:在t3?t4时刻，晶体管T2处于导通状态，而第一时钟信号Va为低电平，因此扫描信号输出端可以通过导通的晶体管T2被快速地放电，这样就可以在电路中减小晶体管T3的尺寸或者去掉晶体管T3，进一步简化电路，减小面积。图4(c)所示的工作时序满足像素驱动电路如图2(b)的工作时序要求。
[0073]图4(d)所示为本实施例的栅极驱动电路单元的第四种工作时序图。与图4(a)相比，图4(d)的第一时钟信号Va与第二时钟信号Vb交叠1/3个高电平时钟脉宽；脉冲信号Vin与输出的扫描信号V s_也交叠1/3个高电平时钟脉宽。在图4(d)所示的工作时序中，栅极驱动电路单元的工作过程与图4(a)所示的工作时序类似，在此不在赘述。图4(d)所示的工作时序满足像素驱动电路如图2(c)的工作时序要求。
[0074]图4(e)所示为本实施例的栅极驱动电路单元的第五种工作时序图。与图4(d)相比，图4(e)的第一时钟信号￥4与第二时钟信号高电平不交叠；脉冲信号Vin与输出的扫描信号Vscan交叠1/2个高电平时钟脉宽。在t3时刻，当第二时钟信号Vb由低电平上升为高电平时，第一时钟信号Va由高电平下降为低电平。图4(e)所示的工作时序，其优势在于:在t3时刻，可以较好的抑制由于晶体管T2不能及时关断而导致的瞬时直流通路，从而降低电路的功耗。图4(e)所示的工作时序满足像素驱动电路如图2(c)的工作时序要求。
[0075]图4(f)所示为本实施例的栅极驱动电路单元的第六种工作时序图。与图4(e)相比，图4(f)中的第二时钟信号Vb的高电平比第一时钟信号Va的高电平滞后1/2个高电平时钟脉宽；脉冲信号Vin与输出的扫描信号V ■交叠1/2个高电平时钟脉宽。图4(f)所示的工作时序，其优势在于:在t3?t4时刻，晶体管T2处于导通状态，而第一时钟信号\为低电平，因此扫描信号输出端可以通过导通的晶体管T2快速地被放电，这样就可以在电路中减小晶体管T3的尺寸或者去掉晶体管T3，进一步简化电路，减小面积。图4(f)所示的工作时序满足像素驱动电路如图2(d)的工作时序要求。
[0076]实施例二
[0077]请参考图5，为本实施例公开的一种栅极驱动电路单元的结构图。在实施例一中的基础上，本实施例所示的栅极驱动电路单元的第二上拉模块321还包括电容C2，电容C2连接于第二控制端Q2与发光信号输出端之间。本实施例所示的栅极驱动电路单元的工作时序与实施例一相同，可以有如图4(a)至图4(f)所示的六种工作时序。
[0078]需要说明的是，栅极驱动电路单元增加电容C2后，在发光信号Vem的电压上升阶段，第二控制端Q2的电压自举效应可以得到增强。因此，第二控制端Q2的电压可以被抬升到比实施例一中的Vq2 max更大的电压，从而使晶体管T7的驱动能力更强，减小了发光信号Vem的上升到高电平V 时间。
[0079]实施例三
[0080]在实施例一或二的基础上，本实施例公开的栅极驱动电路单元还包括一初始化模块。不妨以在实施例二的基础为例，请参照图6，本实施的栅极驱动电路单元还包括初始化模块233，用于当初始化信号Vkst的高电平到来时，将发光信号输出端的电压上拉至高电平，以及将扫描信号输出端的电压下拉至低电平，其中初始化信号Vkst由初始化信号输入端输入。
[0081]在一个优选的实施例中，初始化模块233包括晶体管T11，晶体管Tll的第一极与控制极都连接到初始化信号输入端，用于输入初始化信号VKST，晶体管Tll的第二极连接到第二控制端Q2，用于在初始化信号Vkst的高电平到来时，将第二控制端Q2的电压上拉到高电平，从而使晶体管T7被开启导通，高电平源Vdd对发光信号输出端进行充电，使发光信号Vem的电压上升。发光信号Vem的电压上升后，使晶体管T5和晶体管T6被开启导通，从而使扫描信号输出端的电压被下拉至低电平。
[0082]本实施例所示的栅极驱动电路单元的工作时序与实施例一相同。始初化信号Vkst是相位超前于脉冲信号Vin的一个脉冲信号，其作用是确保在tl时刻之前，第二控制端Q2和发光信号输出端的电压能够被充电至高电平，从而使电路工作更加可靠。
[0083]实施例四
[0084]本实施例公开了一种栅极驱动电路，在一种优选的实施例中，其可以包括N级级联的本实施例三所示的栅极驱动电路单元，其中N为大于I的正数。下面具体说明。
[0085]请参考图7，本实施例的栅极驱动电路，还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、启动信号线ST、公共高电平线LVdd和公共低电平线LV ss。
[0086]第一时钟线CKl、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4为栅极驱动电路提供四相时钟信号。启动信号线ST连接至第I级栅级驱动电路单元的脉冲信号输入端和第2?N级栅级驱动电路单元的初始化信号输入端。每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端，即上一极的栅极驱动电路单元的扫描信号可以作为下一级栅极驱动电路单元的脉冲信号。公共高电平线LVdd连接至每一级栅极驱动电路单元的高电平源VDD，公共低电平线1^%连接至每一级栅极驱动电路单元的低电平源Vss。
[0087]各时钟信号线连接有多种方式，其中一种如下:
[0088]第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CKl，第二时钟信号输入端连接至第二时钟线路CK2 ;
[0089]第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第三时钟线路CK3 ；
[0090]第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第四时钟线路CK4 ；
[0091]第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第一时钟线路CKI;其中K为大于或等于O的整数。
[0092]图8(a)所示为本实施例的栅极驱动电路的第一种工作时序图，其中Vs_[l]?Vscan[N]分别为第I级?第N级栅极驱动电路单元输出的扫描信号，VEM[1]?Vem[N]分别为第I级?第N级栅极驱动电路单元输出的发光信号。在此种工作时序中，第一时钟线CKl、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图8(a)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(a)的工作时序要求，其中栅极驱动电路中的各级栅极驱动电路单元的工作时序为图4(a)所示。
[0093]图8(b)所示为本实施例的栅极驱动电路的第二种工作时序图。在此种工作时序中，第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相不交叠时钟信号。图8(b)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(a)的工作时序要求，其中栅极驱动电路中的各级栅极驱动电路单元的工作时序为图4(b)所示。
[0094]如上所述，各时钟信号线连接有多种方式，其中另一种如下:请参考图9，在一个优选的实施例中:
[0095]第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CKl，第二时钟信号输入端连接至第三时钟线路CK3 ；
[0096]第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第四时钟线路CK4 ；
[0097]第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第一时钟线路CKl ;
[0098]第4K+4级栅极