阵列基板行驱动电路单元、驱动电路和显示面板的制作方法
【技术领域】
[0001] 本发明设及显示技术领域，具体来说设及一种阵列基板行驱动电路单元。进一步 地，本发明设及一种包括该阵列基板行驱动电路单元的驱动电路。再进一步地，本发明设及 一种包括该驱动电路的显示面板。
【背景技术】
[000引现有显示器的制造通常采用阵列基板行驱动（GateDriveronArray,GOA)的设 计，其中将薄膜晶体管（ThinFilmTransistor,TFT)的栅极开关电路集成在显示面板的 阵列基板上。该样，可W省掉栅极驱动电路的绑定（bonding)区域W及外围布线空间，从而 实现显示面板的窄边框的美观设计。
[000引图1图示了一种常规的G0A电路原理图，其中仅示出了两个级联的G0A电路单元， 并且该两个G0A单元中除了本级输出端（0UT_x，x=l, 2，3，…）之外对应的端子用相同的 参考文字表示。在图1中，CK与C邸为相对于彼此反相的时钟信号，CN与CNB为用于控制 正反扫方向的互补的直流电平，STV_N-1和STV_N+1分别为正、反扫的输入信号，STV_N为生 成的中间扫描信号，并且0UT_l和0UT_2为提供给不同像素行的栅极驱动脉冲。当CN为高 电平，CNB为低电平时，进行正向扫描，其中在施加到第一级G0A单元的STV_N-1的激励下顺 序地在0UT_1，0UT_2，…0UT_n(n为像素行的数目）上输出栅极驱动脉冲；反之，当CN为 低电平，CNB为高电平时，进行反向扫描，其中在施加到最后一级G0A单元的STV_N+1的激励 下顺序地在0UT_n, 0UT_n-l,…0UT_1上输出栅极驱动脉冲。在该常规的G0A电路中，每 一行像素需要一个相应的G0A电路单元来生成一个栅极驱动脉冲。因此，所需要的G0A电 路单元数目庞大，使得G0A电路占用较大的边框空间，该不利于显示屏边框的进一步变窄。
[0004] 因此，需要一种改进的阵列基板行驱动电路配置。
【发明内容】
[0005] 本发明的目的是提供一种能够输出用于两行像素的栅极驱动脉冲的阵列基板行 驱动电路单元，从而减少所需要的G0A单元的数目，并且因此减少要占用的边框面积。进一 步地，本发明的另一目的是提供一种包括该阵列基板行驱动电路单元的驱动电路。此外，本 发明的再一目的是提供一种包括该驱动电路的显示面板。
[0006] 根据本发明的第一方面，提供了一种阵列基板行驱动电路单元，包括：用于接收本 级激励脉冲的第一输入端；用于接收第一附加时钟信号的第二输入端；用于接收第二附加 时钟信号的第=输入端，所述第二附加时钟信号是所述第一附加时钟信号的反相版本；用 于接收第一时钟信号的第四输入端；用于接收第二时钟信号的第五输入端，所述第二时钟 信号是所述第一时钟信号的反相版本；用于输出次级激励脉冲的第一输出端；用于输出第 一栅线驱动脉冲的第一本级输出端；用于输出第二栅线驱动脉冲的第二本级输出端；阵列 基板行驱动寄存模块，其具有移位寄存器单元；W及阵列基板行驱动输出模块，其具有数字 逻辑电路；其中，所述本级激励脉冲、所述第一附加时钟信号和所述第一时钟信号是同步 的，所述本级激励脉冲的宽度等于所述第一附加时钟信号的一个周期，所述第一附加时钟 信号的周期是所述第一时钟信号的周期的两倍，并且，所述第一栅线驱动脉冲和所述第二 栅线驱动脉冲的宽度均等于所述第一时钟信号的周期的一半；其中，所述本级激励脉冲和 所述第一附加时钟信号被提供给所述移位寄存器单元，使得在所述第一输出端输出所述次 级激励脉冲，所述次级激励脉冲是所述本级激励脉冲的被移位所述第一附加时钟信号的半 个周期的延迟版本；并且其中，所述本级激励脉冲、所述第二附加时钟信号、所述第一时钟 信号和所述第二时钟信号被提供给所述数字逻辑电路，使得仅在所述本级激励脉冲的前半 个脉宽期间在所述第一本级输出端输出与所述第一时钟信号的前半个周期时序上对应的 所述第一栅线驱动脉冲，并且在所述第二本级输出端输出与所述第二时钟信号的后半个周 期时序上对应的所述第二栅线驱动脉冲。
[0007] 所述数字逻辑电路可W包括；与口，其两个输入端之一被提供所述本级激励脉冲， 并且另一个输入端被提供所述第二附加时钟信号；第一与非口，其一个输入端连接到所述 与口的输出端，并且另一个输入端被提供所述第一时钟信号；第一非口，其输入端连接到所 述第一与非口的输出端；第二与非口，其一个输入端连接到所述与口的输出端，并且另一个 输入端被提供所述第二时钟信号；W及第二非n，其输入端连接到所述第二与非口的输出 端；其中，所述第一非口的输出信号被路由到所述第一本级输出端作为所述第一栅线驱动 脉冲，并且所述第二非口的输出信号被路由到所述第二本级输出端作为所述第二栅线驱动 脉冲。
[000引所述数字逻辑电路可W还包括；第一缓冲电路，用于在将所述第一栅线驱动脉冲 路由到所述第一本级输出端W供输出之前对其进行缓冲；W及第二缓冲电路，用于在将所 述第二栅线驱动脉冲路由到所述第二本级输出端W供输出之前对其进行缓冲。
[0009] 所述第一缓冲电路可W包括相互串联的偶数个非n，并且所述第二缓冲电路可W 包括相互串联的偶数个非口。
[0010] 所述移位寄存器单元可W包括；第=非口，其输入端被提供所述第一附加时钟信 号；第一=态非口，其输入端被提供所述本级激励脉冲，其第一控制端连接到所述第=非口 的输入端，并且其第二控制端连接到所述第=非口的输出端；第二=态非口，其输出端连接 到所述第一=态非口的输出端，其第一控制端连接到所述第=非口的输出端，并且其第二 控制端连接到所述第=非口的输入端；W及第四非口，其输入端连接到所述第二=态非口 的输出端，其输出端连接到所述第二=态非口的输入端，并且其输出信号被路由到所述第 一输出端作为所述次级激励脉冲。
[0011] 所述阵列基板行驱动电路单元可W还包括扫描方向控制模块，其中，所述扫描方 向控制模块可W包括；用于接收正扫激励脉冲的第六输入端；用于接收反扫激励脉冲的第 ^;:输入端；被施加第一直流电平的第一扫描方向控制端；被施加第二直流电平的第二扫描 方向控制端，所述第二直流电平与所述第一直流电平是互补的；被连接到所述第一输入端 的第二输出端；W及模拟开关，其在所述第一直流电平和所述第二直流电平的控制下，将所 述正扫激励脉冲和所述反扫激励脉冲中的一个选择性地路由到所述第二输出端作为所述 本级激励脉冲。
[0012] 所述模拟开关可W包括第一传输口和第二传输口，所述正扫激励脉冲被提供给所 述第一传输口的输入端，所述第一直流电平被施加到所述第一传输口的第一控制端，所述 第二直流电平被施加到所述第一传输口的第二控制端，所述第一传输口的输出信号被路由 到所述第二输出端作为所述本级激励脉冲，所述反扫激励脉冲被提供给所述第二传输口的 输入端，所述第二直流电平被施加到所述第二传输口的第一控制端，所述第一直流电平被 施加到所述第二传输口的第二控制端，所述第二传输口的输出信号被路由到所述第二输出 端作为所述本级激励脉冲。
[0013] 所述阵列基板行驱动电路单元可W是基于CMOS或NMOS工艺制造的。
[0014] 根据本发明的第二方面，提供了一种阵列基板行驱动电路，包括至少两个级联的 如本发明的第一方面中所述的阵列基板行驱动电路单元，其中，在所述阵列基板行驱动电 路单元不包括所述扫描方向控制模块的情况下，除最后一级阵列基板行驱动电路单元之 夕F，每一个阵列基板行驱动电路单元的第一输出端连接到下一级阵列基板行驱动电路单元 的第一输入端；并且其中，在所述阵列基板行驱动电路单元包括所述扫描方向控制模块的 情况下，除第一级阵列基板行驱动电路单元之外，每一个阵列基板行驱动电路单元的第六 输入端连接到上一级阵列基板行驱动电路单元的第一输出端，并且除最后一级阵列基板行 驱动电路单元之外，每一个阵列基板行驱动电路单元的第^;:输入端连接到下一级阵列基板 行驱动电路单元的第一输出端。
[0015] 根据本发明的第=方面，提供了一种显示面板，包括如本发明的第二方面所述的 阵列基板行驱动电路。
[0016] 本发明基于提供与现有技术相比占用较小面积的G0A电路的构思。引入了具有不 同频率的两套时钟信号和对应的逻辑电路，其中，低频率时钟用于驱动G0A移位寄存器单 元，并且高频率时钟用于驱动G0A输出电路，使得单个G0A单元能够输出用于两行像素的栅 极驱动脉冲，减少了所需要的G0A电路单元的数目。
【附图说明】
[0017] 图1图示了一种常规的G0A电路原理图； 图2示意性地图示了根据本发明的一个实施例的G0A电路单元的框图； 图3示出了用于根据本发明的实施例的G0A电路单元的时序图； 图4示意性地图示了通过级联如图2所示的G0A电路单元而构成的G0A电路； 图5图示了根据