基于CMOS工艺制造 的。在一个供替换的实施例中，前面描述的G0A电路单元100、200可W是基于NM0S工艺制 造的。在后者的情况下，晶体管的数目可W进一步减少，从而导致进一步减小的G0A占用面 积。
[0046] 此外，根据本发明的另一方面，还提供了一种显示面板，其包括前面描述的G0A电 路，该G0A电路可W包括多个级联的G0A电路单元100或200。该显示面板可W应用于液晶 显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的产品或者部件。
[0047] 虽然前面的讨论包含若干特定的实现细节，但是该些不应解释为对任何发明或者 可能要求保护的范围的限制，而应解释为对可能仅限于特定发明的特定实施例的特征的描 述。在本说明书中不同的实施例中描述的特定特征也可W在单个实施例中W组合形式实 现。与此相反，在单个实施例中描述的不同特征也可W在多个实施例中分别地或者W任何 适当的子组合形式实现。此外，尽管前面可能将特征描述为W特定组合起作用，甚至最初也 被如此要求保护，但是来自所要求保护的组合中的一个或多个特征在某些情况下也可W从 该组合中排除，并且该要求保护的组合可W被导向子组合或子组合的变型。
[0048] 鉴于前面的描述并结合阅读附图，对前述本发明的示例性实施例的各种修改和改 动对于相关领域的技术人员可W变得显而易见。任何和所有修改仍将落入本发明的非限制 性和示例性实施例的范围内。此外，属于本发明的该些实施例所属领域的技术人员，在得益 于前面的描述和相关附图所给出的教导后，将会想到在此描述的本发明的其他实施例。
[0049] 因此，应当理解，本发明的实施例并不限于所公开的特定实施例，并且修改和其他 的实施例也意图被包含在所附权利要求书的范围内。尽管此处使用了特定术语，但是它们 仅在通用和描述性意义上使用，而非为了限制的目的。
【主权项】
1. 一种阵列基板行驱动电路单元，包括： 用于接收本级激励脉冲的第一输入端； 用于接收第一附加时钟信号的第二输入端； 用于接收第二附加时钟信号的第三输入端，所述第二附加时钟信号是所述第一附加时 钟信号的反相版本； 用于接收第一时钟信号的第四输入端； 用于接收第二时钟信号的第五输入端，所述第二时钟信号是所述第一时钟信号的反相 版本； 用于输出次级激励脉冲的第一输出端； 用于输出第一栅线驱动脉冲的第一本级输出端； 用于输出第二栅线驱动脉冲的第二本级输出端； 阵列基板行驱动寄存模块，其具有移位寄存器单元；以及 阵列基板行驱动输出模块，其具有数字逻辑电路； 其中，所述本级激励脉冲、所述第一附加时钟信号和所述第一时钟信号是同步的，所述 本级激励脉冲的宽度等于所述第一附加时钟信号的一个周期，所述第一附加时钟信号的周 期是所述第一时钟信号的周期的两倍，并且，所述第一栅线驱动脉冲和所述第二栅线驱动 脉冲的宽度均等于所述第一时钟信号的周期的一半； 其中，所述本级激励脉冲和所述第一附加时钟信号被提供给所述移位寄存器单元，使 得在所述第一输出端输出所述次级激励脉冲，所述次级激励脉冲是所述本级激励脉冲的被 移位所述第一附加时钟信号的半个周期的延迟版本； 并且其中，所述本级激励脉冲、所述第二附加时钟信号、所述第一时钟信号和所述第二 时钟信号被提供给所述数字逻辑电路，使得仅在所述本级激励脉冲的前半个脉宽期间在所 述第一本级输出端输出与所述第一时钟信号的前半个周期时序上对应的所述第一栅线驱 动脉冲，并且在所述第二本级输出端输出与所述第二时钟信号的后半个周期时序上对应的 所述第二栅线驱动脉冲。2. 根据权利要求1所述的阵列基板行驱动电路单元，其中，所述数字逻辑电路包括： 与门，其两个输入端之一被提供所述本级激励脉冲，并且另一个输入端被提供所述第 二附加时钟信号； 第一与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述 第一时钟信号； 第一非门，其输入端连接到所述第一与非门的输出端； 第二与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述 第二时钟信号；以及 第二非门，其输入端连接到所述第二与非门的输出端； 其中，所述第一非门的输出信号被路由到所述第一本级输出端作为所述第一栅线驱动 脉冲，并且所述第二非门的输出信号被路由到所述第二本级输出端作为所述第二栅线驱动 脉冲。3. 根据权利要求1所述的阵列基板行驱动电路单元，其中，所述数字逻辑电路还包 括： 第一缓冲电路，用于在将所述第一栅线驱动脉冲路由到所述第一本级输出端以供输出 之前对其进行缓冲；以及 第二缓冲电路，用于在将所述第二栅线驱动脉冲路由到所述第二本级输出端以供输出 之前对其进行缓冲。4. 根据权利要求3所述的阵列基板行驱动电路单元，其中，所述第一缓冲电路包括相 互串联的偶数个非门，并且所述第二缓冲电路包括相互串联的偶数个非门。5. 根据权利要求1所述的阵列基板行驱动电路单元，其中，所述移位寄存器单元包 括： 第三非门，其输入端被提供所述第一附加时钟信号； 第一三态非门，其输入端被提供所述本级激励脉冲，其第一控制端连接到所述第三非 门的输入端，并且其第二控制端连接到所述第三非门的输出端； 第二三态非门，其输出端连接到所述第一三态非门的输出端，其第一控制端连接到所 述第三非门的输出端，并且其第二控制端连接到所述第三非门的输入端；以及 第四非门，其输入端连接到所述第二三态非门的输出端，其输出端连接到所述第二三 态非门的输入端，并且其输出信号被路由到所述第一输出端作为所述次级激励脉冲。6. 根据权利要求1所述的阵列基板行驱动电路单元，还包括扫描方向控制模块，其 中，所述扫描方向控制模块包括： 用于接收正扫激励脉冲的第六输入端； 用于接收反扫激励脉冲的第七输入端； 被施加第一直流电平的第一扫描方向控制端； 被施加第二直流电平的第二扫描方向控制端，所述第二直流电平与所述第一直流电平 是互补的； 被连接到所述第一输入端的第二输出端；以及 模拟开关，其在所述第一直流电平和所述第二直流电平的控制下，将所述正扫激励脉 冲和所述反扫激励脉冲中的一个选择性地路由到所述第二输出端作为所述本级激励脉冲。7. 根据权利要求6所述的阵列基板行驱动电路单元，其中，所述模拟开关包括第一传 输门和第二传输门，所述正扫激励脉冲被提供给所述第一传输门的输入端，所述第一直流 电平被施加到所述第一传输门的第一控制端，所述第二直流电平被施加到所述第一传输门 的第二控制端，所述第一传输门的输出信号被路由到所述第二输出端作为所述本级激励脉 冲，所述反扫激励脉冲被提供给所述第二传输门的输入端，所述第二直流电平被施加到所 述第二传输门的第一控制端，所述第一直流电平被施加到所述第二传输门的第二控制端， 所述第二传输门的输出信号被路由到所述第二输出端作为所述本级激励脉冲。8. 根据权利要求1所述的阵列基板行驱动电路单元，其中，所述阵列基板行驱动电路 单元是基于CMOS或NMOS工艺制造的。9. 一种阵列基板行驱动电路，包括至少两个级联的根据权利要求1-7中任一项所述 的阵列基板行驱动电路单元， 其中，在所述阵列基板行驱动电路单元不包括所述扫描方向控制模块的情况下，除最 后一级阵列基板行驱动电路单元之外，每一个阵列基板行驱动电路单元的第一输出端连接 到下一级阵列基板行驱动电路单元的第一输入端； 并且其中，在所述阵列基板行驱动电路单元包括所述扫描方向控制模块的情况下，除 第一级阵列基板行驱动电路单元之外，每一个阵列基板行驱动电路单元的第六输入端连接 到上一级阵列基板行驱动电路单元的第一输出端，并且除最后一级阵列基板行驱动电路单 元之外，每一个阵列基板行驱动电路单元的第七输入端连接到下一级阵列基板行驱动电路 单元的第一输出端。10. -种显示面板，包括根据权利要求9所述的阵列基板行驱动电路。
【专利摘要】本发明公开了一种阵列基板行驱动电路单元，包括：具有移位寄存器单元的阵列基板行驱动寄存模块以及具有数字逻辑电路的阵列基板行驱动输出模块。本级激励脉冲、第二附加时钟信号、第一时钟信号和第二时钟信号被提供给所述数字逻辑电路，使得仅在本级激励脉冲的前半个脉宽期间在第一本级输出端输出与第一时钟信号的前半个周期对应的第一栅线驱动脉冲，并且在第二本级输出端输出与第二时钟信号的后半个周期对应的第二栅线驱动脉冲。还公开了一种通过级联所述阵列基板行驱动电路单元而构成的阵列基板行驱动电路和包括该驱动电路的显示面板。根据本发明的实施例，单个GOA单元能够输出用于两行像素的栅极驱动脉冲，减少了所需要的GOA电路单元的数目。
【IPC分类】G09G3/20
【公开号】CN104966480
【申请号】CN201510429251
【发明人】张锴
【申请人】京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司
【公开日】2015年10月7日
【申请日】2015年7月21日