发明的实施例的一种G0A电路的实现方式的原理图； 图6示意性地图示了根据本发明的另一个实施例的G0A电路单元的框图； 图7示意性地图示了通过级联如图5所示的G0A电路单元200而构成的G0A电路；W及 图8图示了根据发明的另一个实施例的一种G0A电路的实现方式的原理图。
【具体实施方式】
[0018] W下结合附图对本发明的各实施例进行详细描述。
[0019] 图2示意性地图示了根据本发明的一个实施例的G0A电路单元100的框图。该G0A 电路单元100在本级激励脉冲inxtpls、第一附加时钟信号CKK、第二附加时钟信号CKKB、第 一时钟信号CK、第二时钟信号C邸的驱动下工作，该与图1所示的常规G0A电路单元类似， 除了G0A电路单元100不具有反向扫描功能，并且因此未提供扫描方向控制电路和对应的 直流控制电平CN、CNB。相应地，该GOA电路单元100包括用于接收本级激励脉冲inxtpls的第一输入端、用于接收第一附加时钟信号CKK的第二输入端、用于接收第二附加时钟信 号CKKB的第S输入端、用于接收第一时钟信号CK的第四输入端、用于接收第二时钟信号 C邸的第五输入端、用于输出次级激励脉冲STV_N的第一输出端、用于输出第一栅线驱动脉 冲0UT_1的第一本级输出端、用于输出第二栅线驱动脉冲0UT_2的第二本级输出端、阵列基 板行驱动寄存模块110W及阵列基板行驱动输出模块120。第二附加时钟信号CKKB是第一 附加时钟信号CKK的反相版本，并且第二时钟信号C邸是第一时钟信号CK的反相版本。
[0020] 下面结合图3所示的信号时序来详细介绍图2中的G0A电路单元100的操作，该 图3示出了用于根据本发明的实施例的G0A电路单元100的时序图。如前所述，根据本发 明的实施例，引入了两套具有不同频率的时钟信号CKK/CKKB与CK/CKB，其中，CKK/CKKB的 频率是CK/C邸的频率的一半；换言之，CKK/CK邸的周期是CK/C邸的周期的两倍。另外， 本级激励脉冲inxtpls、附加时钟信号CKK/CKKB和时钟信号CK/CKB是同步的，本级激励脉 冲inxtpls的宽度等于第一附加时钟信号CKK的一个周期，并且，第一栅线驱动脉冲0UT_1 和第二栅线驱动脉冲〇UT_2的宽度均等于第一时钟信号CK的周期的一半。基于该样的输 入-输出时序关系，可W利用硬件描述语言（皿L)来描述G0A电路单元100的行为、结构和 数据流。然后，可W利用电子设计自动化（EDA)工具转换为W口级电路网表表示的实际电 路的模块组合。接着，可W用专用集成电路ASIC或现场可编程口阵列FPGA自动布局布 线工具，把网表转换为具体的电路结构。
[0021] 具体地，G0A电路单元100可W包括阵列基板行驱动寄存模块110和阵列基板行 驱动输出模块120。阵列基板行驱动寄存模块110可W具有移位寄存器单元，其中，本级激 励脉冲inxtpls和第一附加时钟信号CKK被提供给所述移位寄存器单元，使得在第一输出 端输出次级激励脉冲STV_N。所述次级激励脉冲STV_N是本级激励脉冲inxtpls的被移位 第一附加时钟信号CKK的半个周期的延迟版本。阵列基板行驱动输出模块120可W具有数 字逻辑电路，其中，本级激励脉冲inxtpls、第二附加时钟信号CKKB、第一时钟信号CK和第 二时钟信号CKB被提供给所述数字逻辑电路，使得仅在本级激励脉冲inxtpls的前半个脉 宽期间在第一本级输出端输出第一栅线驱动脉冲〇UT_l并且在第二本级输出端输出第二 栅线驱动脉冲〇UT_2。所述第一栅线驱动脉冲0UT_1在时序上与第一时钟信号CK的前半个 周期对应，并且所述第二栅线驱动脉冲〇UT_2在时序上与第二时钟信号C邸的后半个周期 对应。
[0022] 该样，利用一个G0A电路单元100可W提供用于相邻两个像素行的栅极驱动脉冲 0UT-1 和 0UT-2。
[0023] 图4示意性地图示了通过级联如图2所示的G0A电路单元100而构成的G0A电路， 其中仅示出了两个G0A电路单元100,并且该两个G0A单元100中除了本级输出端（0UT_x， x=l, 2，3，…n)之外对应的端子用相同的参考文字表示。如所示的，第一级GOA电路单 元100的第一输出端巧输出次级激励脉冲STV_N)连接到第二级G0A电路单元100的第一 输入端(其接收来自第一级的STV_N作为本级激励脉冲inxtpls),依此类推。换言之，除最 后一级G0A电路单元100之外，每一个G0A电路单元100的第一输出端连接到下一级阵列 基板行驱动电路单元的第一输入端。由此，在施加到第一级G0A电路单元100的本级激励 脉冲inxtpls的激励下，可W向各个像素行顺序地提供相应的栅极驱动脉冲〇UT_l，0UT_2， OUT-3，OUT-4,…，OUT_n。
[0024] 图5图示了根据发明的实施例的一种GOA电路的实现方式的原理图，其中仅示出 了两个级联的G0A电路单元。如图5所示的，一个G0A电路单元包括阵列基板行驱动寄存 模块110和阵列基板行驱动输出模块120。
[0025] 阵列基板行驱动输出模块120包括用于按照前面参考图3所描述的时序关系生成 两个栅极驱动脉冲的数字逻辑电路。在该实现方式中，数字逻辑电路包括与口A1、第一与非 口AN1、第一非口N1、第二与非口AN2W及第二非口N2。与口A1的两个输入端之一被提供 本级激励脉冲inxtpls，并且另一个被提供第二附加时钟信号CK邸。第一与非口AN1的一 个输入端连接到与口A1的输出端，并且另一个输入端被提供第一时钟信号CK。第一非口 N1的输入端连接到第一与非口AN1的输出端。第二与非口AN2的一个输入端连接到与口 A1的输出端，并且另一个输入端被提供第二时钟信号C邸。第二非口N2的输入端连接到第 二与非口AN2的输出端。第一非口N1的输出信号可W被路由到第一本级输出端作为第一 栅线驱动脉冲〇UT_l，并且第二非口N2的输出信号可W被路由到第二本级输出端作为第二 栅线驱动脉冲〇UT_2。为了提高栅线驱动脉冲的驱动能力，数字逻辑电路可W还包括用于在 将第一栅线驱动脉冲路由到第一本级输出端W供输出之前对其进行缓冲的第一缓冲电路 W及用于在将第二栅线驱动脉冲路由到第二本级输出端W供输出之前对其进行缓冲的第 二缓冲电路。在该实现方式中，第一缓冲电路包括相互串联的偶数个非口，并且第二缓冲电 路包括相互串联的偶数个非口。
[0026] 阵列基板行驱动寄存模块110包括用于按照前面参考图3所描述的时序关系生成 次级激励脉冲的移位寄存器单元。在该实现方式中，移位寄存器单元包括第=非口N3、第 一S态非口TN1、第二S态非口TN2W及第四非口N4。第S非口N3的输入端被提供第一附 加时钟信号CKK。第一=态非口TN1的输入端被提供本级激励脉冲inxtpls，其第一控制端 连接到第=非口N3的输入端，并且其第二控制端连接到第=非口N3的输出端。第二=态 非口TN2的输出端连接到第一S态非口TN1的输出端，其第一控制端连接到第S非口N3的 输出端，并且其第二控制端连接到第S非口N3的输入端。第四非口M的输入端连接到第 二=态非口TN2的输出端，其输出端连接到第二=态非口TN2的输入端，并且其输出信号被 路由到阵列基板行驱动寄存模块110的第一输出端作为次级激励脉冲STV_N。
[0027] 下面结合图3中所示的信号时序来详细介绍图5中的GOA电路的操作。
[002引在时间段T1期间，CKK为低电平，CK邸为高电平，inx化Is为高电平。移位寄存器 单元的第一=态非口TN1被关闭，使得inxtpls不能进入由第二=态非口TN2和第四非口 M组成的双稳态电路，而是直接和CKKB-起输入至与口A1。此时，与口A1的输出为高电 平，此高电平分别输入两个与非口AN1、AN2中的每一个的一个输入端，该两个与非口AN1、 AN2的另一输入端分别被提供CK和C邸。在CK的前半个周期期间，CK为高电平，C邸为低 电平，使得0UT_l为高，0UT_2为低。与此相反，在CK的后半个周期期间，CK为低电平，C邸 为高电平，使得0UT_l为低，0UT_1为高。
[0029] 在时间段T2期间，inx化Is仍然保持在高电平，CKK为高电平，CKKB为低电平。移 位寄存器单元的第一=态非口TN1被打开，并且第二=态非口TN2被关闭，使得双稳态电路 不工作。inx化Is脉冲的后半个周期经过第一S态非口TN1和第四非口N4被路由到第一输 出端，输出将被输入至下一级G0A单元的高电平信号（即，STV_N脉冲的前半个周期，其将使 得下一级GOA单元能够生成两个栅极驱动脉冲0UT_3/0UT_4)。此时，由于CKKB为低，所W与口A1的输出为低电平，使得无论CK/CKB是否为高电平，0UT_1/0UT_2保持为低电平。
[0030] 在时间段T3