和多个控制电路，当然，该阵列基板还包括数据线、像素电极和公共电极等，在此不再赘述。
[0058]如图4所示，栅极线组包括沿图4中箭头(即数据线的延伸方向)依次排列的第一栅极线G1、第二栅极线G2、第三栅极线G3和第四栅极线G4，且多个栅极线组沿图4中箭头依次排列。其中，栅极线与像素中的薄膜晶体管的栅极电连接，用于向对应像素提供扫描驱动信号。
[0059]第一栅极驱动电路2包括多个第一栅极驱动单元20，第一栅极驱动单元20包括第一移位寄存器201和第二移位寄存器202。第一移位寄存器201与对应的第一栅极线G1连接，用于向对应的第一栅极线G1输入扫描驱动信号。第二移位寄存器202与对应的第三栅极线G3连接，用于向对应的第三栅极线G 3输入扫描驱动信号。
[0060]第二栅极驱动电路3包括多个第二栅极驱动单元30，第二栅极驱动单元30包括第三移位寄存器301和第四移位寄存器302。第三移位寄存器301与对应的第二栅极线G2连接，用于向对应的第二栅极线G2输入扫描驱动信号。第四移位寄存器302与对应的第四栅极线G4连接，用于向对应的第四栅极线G 4输入扫描驱动信号。
[0061 ] 可选的，第一栅极驱动电路2和第二栅极驱动电路3位于阵列基板的两侧，且第一栅极驱动电路2位于阵列基板的左侧，第二栅极驱动电路3位于阵列基板的右侧，但是，本发明并不仅限于此，在其他实施例中，第一栅极驱动电路2可以位于阵列基板的右侧，第二栅极驱动电路3可以位于阵列基板的左侧。
[0062]具体地，第一栅极驱动电路2中的各个第一移位寄存器201之间是级联的、第二移位寄存器202之间是级联的，第二栅极驱动电路3中的各个第三移位寄存器301之间是级联的、第四移位寄存器302之间是级联的，且级联的移位寄存器之间可以正向扫描，也可以反向扫描。
[0063]以正向扫描为例，如图5所示，前一个第一栅极驱动单元20中的第一移位寄存器201的输出端OUT5与后一个第一栅极驱动单元20中的第一移位寄存器201的输入端爪5连接，前一个第一栅极驱动单元20中的第二移位寄存器202的输出端OUTfr^后一个第一栅极驱动单元20中的第二移位寄存器202的输入端IN6连接；
[0064]前一个第二栅极驱动单元30中的第三移位寄存器301的输出端OUT7与后一个第二栅极驱动单元30中的第三移位寄存器301的输入端IN7连接，前一个第二栅极驱动单元30中的第四移位寄存器302的输出端OUT8与后一个第二栅极驱动单元30中的第四移位寄存器302的输入端IN8连接。
[0065]以第一移位寄存器201为例，第I级的第一移位寄存器201的开启信号为第一扫描起始信号，第η级第一移位寄存器201的开启信号为第η-l级移位寄存器的输出信号，其中，η为大于I的正整数。
[0066]在本发明的其他实施例中，当第一栅极驱动电路2和第二栅极驱动电路3中的移位寄存器反向扫描时，后一个第一栅极驱动单元20中的第一移位寄存器201的输出端OUT5与前一个第一栅极驱动单元20中的第一移位寄存器201的输入端IN5连接，后一个第一栅极驱动单元20中的第二移位寄存器202的输出端OUT6与前一个第一栅极驱动单元20中的第二移位寄存器202的输入端IN6连接；
[0067]后一个第二栅极驱动单元30中的第三移位寄存器301的输出端OUT7与前一个第二栅极驱动单元30中的第三移位寄存器301的输入端IN7连接，后一个第二栅极驱动单元30中的第四移位寄存器302的输出端OUT8与前一个第二栅极驱动单元30中的第四移位寄存器302的输入端IN8连接。
[0068]本实施例中，驱动集成电路包括多个信号线组，即主控芯片与多个信号线组连接，该信号线组包括第一信号线和第二信号线，第一信号线输出第一信号，第二信号线输出第二信号；其中，2D显不时，第一信号和第二信号为相同的信号；3D显不时，第一信号和第二信号为不同的信号，如第一信号可以为左眼图像数据信号，第二信号可以为右眼图像数据信号。
[0069]本实施例中的控制电路为上述任一实施例提供的控制电路。该控制电路包括第一输入端IN1?第四输入端IN4，第一输出端OUT1?第四输出端OUT4、第一开关T1?第八开关T8、第一控制端SW1、第二控制端SW2、第一反相器K1和第二反相器K 2。
[0070]并且，本实施例中的每一控制电路对应控制一信号线组输出的信号；每一控制电路中的第一输入端IN1和第四输入端IN4与对应的第一信号线连接，第二输入端IN2和第三输入端IN3与对应的第二信号线连接；每一控制电路的第一输出端OUT:与第一移位寄存器201连接，第二输出端01712与第二移位寄存器202连接，第三输出端OUT 3与第三移位寄存器301连接，第四输出端OUT4与第四移位寄存器302连接。
[0071]下面以驱动集成电路包括三个信号线组即驱动集成电路与6根信号线连接为例进行说明，但是，本发明并不仅限于此，在其他实施例中，驱动集成电路可以与四个信号线组连接，即驱动集成电路与8根信号线连接。
[0072]上述三个信号线组包括起始信号线组、第一时钟信号线组和第二时钟信号线组。起始信号线组包括第一起始信号线和第二起始信号线，第一时钟信号线组包括第一时钟信号线和第二时钟信号线，第二时钟信号线组包括第三时钟信号线和第四时钟信号线。
[0073]其中，第一起始信号线和第二起始信号线与第I个控制电路连接，即第一起始信号线与该控制电路的第一输入端和第四输入端连接，用于向第一输入端和第四输入端输入第一扫描起始信号，第二起始信号线与该控制电路的第二输入端和第三输入端连接，用于向第二输入端和第三输入端输入第二扫描起始信号。
[0074]第一时钟信号线和第二时钟信号线与第2个控制电路连接，即第一时钟信号线与该控制电路的第一输入端和第四输入端连接，用于向第一输入端和第四输入端输入第一时钟信号，第二时钟信号线与该控制电路的第二输入端和第三输入端连接，用于向第二输入端和第三输入端输入第二时钟信号。
[0075]第三时钟信号线和第四时钟信号线与第3个控制电路连接，即第三时钟信号线与该控制电路的第一输入端和第四输入端连接，用于向第一输入端和第四输入端输入第三时钟信号，第四时钟信号线与该控制电路的第二输入端和第三输入端连接，用于向第二输入端和第三输入端输入第四时钟信号。
[0076]以正向扫描为例，如图5所示，该第I个控制电路的第一输出端OUTw与第I个第一栅极驱动单元20中的第一移位寄存器201的输入端IN5连接，第二输出端OUT 2。与第I个第一栅极驱动单元20中的第二移位寄存器202的输入端IN6连接，第三输出端OUT 3。与第I个第二栅极驱动单元30中的第三移位寄存器301的输入端IN7连接，第四输出端OUT 4。与第I个第二栅极驱动单元30中的第四移位寄存器302的输入端IN7连接。
[0077]该第2个控制电路的第一输出端(^^与每一第一移位寄存器201的第一时钟信号端CK1连接，第二输出端OUT 21与每一第二移位寄存器202的第一时钟信号CK 2端连接，第三输出端01^31与每一第三移位寄存器301的第一时钟信号端CK3连接，第四输出端OUT 41与每一第四移位寄存器302的第一时钟信号端CK4连接。
[0078]该第2个控制电路的第一输出端01]1\2与每一第一移位寄存器201的第二时钟信号端CK5连接，第二输出端OUT 22与每一第二移位寄存器202的第二时钟信号端CK 6连接，第三输出端01^32与每一第三移位寄存器301的第二时钟信号端CK 7连接，第四输出端OUT 42与每一第四移位寄存器302的第二时钟信号端CK8连接。
[0079]基于此，在阵列基板的第一种扫描方式中，通过驱动集成电路控制第I个控制电路将第一扫描起始信号同步输出至第二输出端0UT2。和第四输出端OUT 4。，将第二扫描起始信号同步输出至第一输出端OUTw和第三输出端OUT 3。;控制第2个控制电路将第一时钟信号同步输出至第二输出端OUT21和第四输出端OUT 41，将第二时钟信号同步输出至第一输出端OUT11和第三输出端OUT 31;控制第3个控制电路将第三时钟信号同步输出至第二输出端OUT22和第四输出端OUT 42，将第四时钟信号同步输出至第一输出端OUT1JP第三输出端OUT320
[0080]其中，第I个控制