第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端VI，第二极电连接输出端OUT ;
[0060]第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
[0061]第四晶体管T4的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第二晶体管T2的控制端。
[0062]第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管Tl的控制端。
[0063]第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管Tl的控制端。
[0064]第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
[0065]第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0066]第九晶体管T9的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第六晶体管T6的控制端。
[0067]第十晶体管TlO的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
[0068]第十一晶体管Tll的控制端电连接第一电平信号端VI，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
[0069]第一电容Cl的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0070]第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
[0071 ] 在本实施例中，第^^一晶体管Tl I可以有效地防止第三晶体管T3和第四晶体管T4的漏流而导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的可靠性。第十晶体管TlO的控制端和第一晶体管Tl的控制端均电连接至第二节点N2，即第十晶体管TlO和第一晶体管Tl同时导通或断开，当第一晶体管Tl导通时，第十晶体管TlO也导通，第二电平信号端V2输出的高电平通过第十晶体管TlO传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开，从而使输出端输出稳定的高电平。优选地，移位寄存器还包括第三电容C3，第三电容C3的第一极电连接输出端0UT，第三电容C3的第二极电连接第二晶体管T2的控制端。当输出端OUT的输出为低电平时，第三电容C3有利于保持第二晶体管T2控制端的低电位，使输出端OUT的输出更可靠。
[0072]在图3所示的实施例中，第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用P型晶体管。但也不局限于此，也可以是第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管Τ8、第九晶体管T9、第十晶体管Τ10、第^^一晶体管Tll全部采用N型晶体管。
[0073]当第一晶体管Tl、第二晶体管Τ2、第三晶体管Τ3、第四晶体管Τ4、第五晶体管Τ5、第六晶体管Τ6、第七晶体管Τ7、第八晶体管Τ8、第九晶体管T9、第十晶体管Τ10、第十一晶体管Tll全部采用P型晶体管时，第一电平信号端Vl为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0074]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用N型晶体管时，第一电平信号端Vl为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0075]需要说明的是，无论采用图3所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。
[0076]参考图4所示，为本发明又一个实施例提供的一种移位寄存器的电路结构图。移位寄存器包括:第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管Tl 1、第一电容Cl、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLKl、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
[0077]其中，第一晶体管Tl的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
[0078]第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端VI，第二极电连接输出端OUT ;
[0079]第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
[0080]第四晶体管T4的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第二晶体管T2的控制端。
[0081]第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管Tl的控制端。
[0082]第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管Tl的控制端。
[0083]第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
[0084]第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0085]第九晶体管T9的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第六晶体管T6的控制端。
[0086]第十晶体管TlO的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
[0087]第十一晶体管Tll的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
[0088]第一电容Cl的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0089]第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
[0090]在本实施例中，第^^一晶体管Tll的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第^^一晶体管Tll同样能防止第三晶体管T3和第四晶体管T4的漏流而导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的稳定性。
[0091]在图4所示的实施例中，第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用P型晶体管。但也不局限于此，也可以是第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管Tll全部采用N型晶体管。
[0092]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用P型晶体管时，第一电平信号端Vl为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0093]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用N型晶体管时，第一电平信号端Vl为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0094]需要说明的是，无论采用图4所示实施例的纯P型晶体管，还是采用纯N型晶体管，均能够实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。
[0095]参考图5所示，为本发明一个变型实施例提供的一种移位寄存器的电路结构图。该实施例是图3所示移位寄存器的变型，该变型移位寄存器包括第一晶体管Tl、第二晶体管T2、第三晶体管Τ3、第四晶体管Τ4、第五晶体管Τ5、第六晶体管Τ6、第七晶体管Τ7、第八晶体管Τ8、第九晶体管T9、第十晶体管Τ10、第^^一晶体管Τ11、第一电容Cl、第二电容C2、第三电容C3，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
[0096]其中，第一晶体管Tl的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
[0097]第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端VI，第二极电连接输出端OUT ;
[0098]第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第十一晶体管Tll的第一极。
[0099]第四晶体管T4的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第十一晶体管Tll的第一极。
[0100]第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管Tl的控制端。
[0101]第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管Tl的控制端。
[0102]第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
[0103]第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0104]第九晶体管T9的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第六晶体管T6的控制端。
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