寄存器与纯N型晶体管构成的移位寄存器的时序图中，第一时钟信号端CLKl和第二时钟信号端CLK2正好相反。
[0195]参考图10所示，为本发明一个实施例提供的一种栅极驱动电路的结构示意图。该栅极驱动电路包括第一时钟信号发生器41、第二时钟信号发生器42、触发信号发生器43以及N级逐级串联的移位寄存器，其中，N为正整数。
[0196]每级移位寄存器的第一时钟信号端CLKl和第二时钟信号端CLK2分别电连接第一时钟信号发生器41和第二时钟信号发生器42。而且，第一时钟信号发生器41和第二时钟信号发生器42输出的时钟信号反相。
[0197]第I级移位寄存器VSR(I)的触发信号输入端IN接收触发信号发生器43，第2级移位寄存器VSR(2)的触发信号输入端IN电连接第一级移位寄存器VSR(I)的输出端0UT1。以此类推，第M级移位寄存器VSR(M)的触发信号输入端IN电连接第M-1级移位寄存器VSR(M-1)的输出端0UTM-1，其中，m为大于等于2且小于等于N的正整数。因此，第N级移位寄存器VSR(N)的触发信号输入端IN电连接第N-1级移位寄存器VSR(N-1)的输出端OUTN-10
[0198]在图10所示实施例栅极驱动电路中，上级移位寄存器的输出信号直接作为下级移位寄存器的输入信号，不再需要反相器，简化了栅极驱动电路的结构，有利于减小显示面板的边框。
[0199]参阅图11所示，为本发明一个实施例提供的一种栅极驱动电路的驱动时序图。其中，第一时钟信号端CLKl和第二时钟信号端CLK2输入的时钟信号反相。触发信号输入端IN输入触发信号。OUTl表示第I级移位寄存器的输出端的输出信号，0UT2表示第2级移位寄存器的输出端的输出信号，以此类推，OUTN表示第N级移位寄存器的输出端的输出信号。
[0200]注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
【主权项】
1.一种移位寄存器，其特征在于，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端； 其中，所述第一晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端； 所述第二晶体管的控制端电连接所述第三晶体管的第二极和第四晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端； 所述第三晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端； 所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端; 所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端； 所述第六晶体管的控制端电连接所述第七晶体管的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端； 所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端； 所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端； 所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端; 所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端和所述第七晶体管的控制端； 所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接至所述第二晶体管的控制端和所述第四晶体管的第二极之间； 所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平扫描信号。2.根据权利要求1所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。3.根据权利要求1所述的移位寄存器，其特征在于，包括第十晶体管和第十一晶体管，所述第十晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第二晶体管的控制端； 所述第十一晶体管的控制端电连接所述第一电平信号端，第一极电连接所述第三晶体管的第二极和第四晶体管的第二极，第二极电连接所述第二晶体管的控制端。4.根据权利要求3所述的移位寄存器，其特征在于，包括第三电容，所述第三电容的第一极电连接所述输出端，所述第三电容的第二极电连接所述第二晶体管的控制端。5.根据权利要求3所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。6.根据权利要求1所述的移位寄存器，其特征在于，包括第十晶体管和第十一晶体管，其中， 所述第十晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第二晶体管的控制端； 所述第十一晶体管的控制端电连接所述第四晶体管的第二极，第一极电连接所述第四晶体管的第二极，第二极电连接所述第二晶体管的控制端； 所述第二电容的第二极电连接所述第二晶体管的控制端或者所述第四晶体管的第二极。7.根据权利要求6所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。8.一种移位寄存器，其特征在于，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第一电容、第二电容、第三电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端； 其中，所述第一晶体管的控制端电连接所述第三晶体管的第二极、第十晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端； 所述第二晶体管的控制端电连接所述第四晶体管的第二极和第十一晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端； 所述第三晶体管的控制端电连接所述第四晶体管的第二极，第一极电连接所述第二电平信号端，所述第二极电连接所述第十晶体管的第二极； 所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端; 所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第十晶体管的第一极； 所述第六晶体管的控制端电连接所述第七晶体管的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端，第二极电连接所述第十晶体管的第一极； 所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端； 所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端； 所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端; 所述第十晶体管的控制端电连接所述第二时钟信号端； 第十一晶体管的控制端电连接所述第十晶体管的第二极，第一极电连接所述第二电平信号端； 所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端、所述第七晶体管的控制端和所述第八晶体管的第二极； 所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接所述第二晶体管的控制端； 所述第三电容的第一极电连接所述第六晶体管的控制端，第二极电连接所述第十晶体管的第一极； 所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。9.根据权利要求8所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。10.根据权利要求8所述的移位寄存器，其特征在于，包括第十二晶体管，所述第十二晶体管的控制端电连接所述第一电平信号端，第一极电连接第四晶体管的第二极，第二极电连接所述第二晶体管的控制端。11.根据权利要求10所述的移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。12.根据权利要求10所述的移位寄存器，包括第四电容，所述第四电容的第一极电连接所述输出端，所述第四电容的第二极电连接所述第二晶体管的控制端。13.—种针对权利要求1-12任一所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器在一个工作周期内的运行状况为: 在第一时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平； 在第二时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平； 在第三时刻，所述触发信号输入端输入高电平，所述移位寄存器输出端输出低电平； 在第四时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出高电平； 在第五时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平。14.一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及N级逐级串联的权利要求1-12任意一项所述的移位寄存器，其中，N为正整数； 每一所述移位寄存器的第一时钟信号端和第二时钟信号端分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相； 第I级移位寄存器的触发信号输入端接收触发信号，第M级移位寄存器的触发信号输入端电连接所述第M-1级移位寄存器的输出端，其中，M为大于等于2且小于等于N的正整数。
【专利摘要】本发明提供一种移位寄存器及驱动方法、栅极驱动电路。该移位寄存器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端，所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。该移位寄存器占用版图面积小，有利于减小显示面板的边框。
【IPC分类】G09G3/36, G11C19/28
【公开号】CN105096858
【申请号】CN201510451874
【发明人】吴桐, 钱栋, 杨明玲
【申请人】上海天马有机发光显示技术有限公司, 天马微电子股份有限公司
【公开日】2015年11月25日
【申请日】2015年7月28日