经第七晶体管T7传输至第六晶体管T6的控制端，第六晶体管T6的控制端为高电位，第六晶体管T6断开；由于第二时钟信号端CLK2输入的电平信号由第一时刻tl的高电平信号反转为低电平信号，第二时钟信号端CLK2的低电平拉低第二电容C2的第一极的电位，使得第二极的电位更低，第四节点N4的电位被拉至更低，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端0UT，因此，在第二时刻t2，移位寄存器输出低电平。
[0182]在第三时刻t3，触发信号输入端IN输入高电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的高电平信号经第八晶体管T8传输至第一节点NI，第一节点NI为高电位，第五晶体管T5和第七晶体管T7断开；由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管Tl、第三晶体管T3和第十晶体管TlO断开；由于与第四节点N4相连的第十晶体管T10、第十一晶体管Tll以及导线的寄生电容的作用，第四节点N4保持上一时刻(第二时刻t2)的低电位，与此同时，第三电容C3使第四节点N4的电位保持上一时刻(第二时刻t2)的低电位，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端0UT，因此，在第三时刻t3，移位寄存器输出低电平。
[0183]在第四时刻t4，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，第二电平信号端V2将第一节点NI的电位拉高，第一节点NI为高电位，第五晶体管T5和第七晶体管T7断开，因第七晶体管T7、第九晶体管T9以及与第六晶体管T6相连的导线的寄生电容的影响，第六晶体管T6保持导通，第二时钟信号端CLK2输入的低电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为低电位，因此，第一晶体管Tl、第三晶体管T3和第十晶体管TlO导通，第二电平信号端V2输入的高电平信号经第一晶体管Tl传输至输出端OUT，输出端OUT输出高电平；同时，第二电平信号端V2输入的高电平信号经第十晶体管TlO传输至第四节点N4，以及第二电平信号端V2输入的高电平信号依次经第三晶体管T3、第^^一晶体管Tll传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开，因此，在第四时刻t4，移位寄存器输出高电平。
[0184]在第五时刻t5，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的低电平经第八晶体管T8传输至第一节点NI，第一节点NI为低电平，第五晶体管T5和第七晶体管T7导通；第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，另一路，第一时钟信号端CLKl输入的低电平经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管Tl、第三晶体管T3和第十晶体管TlO断开。由于第四晶体管T4导通，第一电平信号端Vl输入的低电平信号经第四晶体管T4传输至第三节点N3，由于第十一晶体管Tll导通，第三节点N3的低电位经第十一晶体管Tll传输至第四节点M，第四节点N4为低电位，因此，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端0UT，因此，在第五时刻t5，移位寄存器输出低电平。
[0185]需要说明的是，图9所示的时序图是以纯P型晶体管构成图3所示的移位寄存器对应的时序图，对于纯N型晶体管构成的图3所示的移位寄存器的时序图，与图9所示的时序图不同之处仅在于第一时钟信号端CLKl和第二时钟信号端CLK2输入的时钟信号，即，纯P型晶体管构成的移位寄存器与纯N型晶体管构成的移位寄存器的时序图中，第一时钟信号端CLKl和第二时钟信号端CLK2正好相反。
[0186]再次参考图9所示，介绍以纯P型晶体管构成图8所示的移位寄存器的驱动时序，即第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管T11、第十二晶体管T12全部采用P型晶体管，与之对应的，第一电平信号端Vl稳定输出低电平信号，第二电平信号端V2稳定输出高电平信号。
[0187]在第一时刻tl，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8、第九晶体管T9导通，触发信号输入端IN输入的低电平信号经第八晶体管T8传输至第一节点NI，第一节点NI为低电位，因此，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第十晶体管TlO的第一极，另一路，由于第七晶体管T7导通，第一时钟信号端CLKl输入的低电平信号经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体TlO管的第一极，第十晶体TlO管的第一极为高电位；第二时钟信号端CLK2输入高电平，第十晶体管TlO断开。由于第四晶体管T4导通，第一电平信号端Vl输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第三晶体管T3导通，第二电平信号端V2输入的高电平信号通过第三晶体管T3传输至第二节点N2，第二节点N2为高电位，第一晶体管Tl和第十一晶体管Tll断开。由于第十二晶体管T12导通，第四节点N4的电位与第三节点N3的电位保持一致，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第一时刻tl，移位寄存器输出低电平。
[0188]在第二时刻t2，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，由于与第一节点NI相连的第五晶体管T5、第七晶体管T7、第八晶体管T8、第一电容Cl及连接导线寄生电容的作用，第一节点NI保持上一时刻(第一时刻tl)的低电位，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输第十晶体管TlO的第一极，第十晶体管TlO的第一极为高电位；由于第七晶体管T7导通，第一时钟信号端CLKl输入的高电平经第七晶体管T7传输至第六晶体管T6的控制端，第六晶体管T6的控制端为高电位，第六晶体管T6断开；第二时钟信号端CLK2输入的低电平使第十晶体管TlO导通，第二节点N2的电位与第十晶体管TlO的第一极的电位相同，即第二节点N2为高电位，第一晶体管Tl和第^^一晶体管Tll断开。由于第二时钟信号端CLK2输入的电平信号由第一时刻tl的高电平信号反转为低电平信号，第四节点N4的电位被拉至更低，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端0UT，即输出端OUT输出低电平。另外，第一电平信号端Vl输入的低电平信号使第十二晶体管T12导通，第三晶体管T3受第四节点N4低电位的影响而导通，第二电平信号端V2输入的高电位经第三晶体管T3传输至第二节点N2，使第二节点N2保持高电位，从而使第一晶体管Tl保持断开。因此，在第二时刻t2，移位寄存器输出低电平。
[0189]在第三时刻t3，触发信号输入端IN输入高电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的高电平信号经第八晶体管T8传输至第一节点NI，第一节点NI为高电位，第五晶体管T5和第七晶体管T7断开；由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体管TlO的第一极，然而，第二时钟信号端CLK2输入的高电平信号使第十晶体管TlO断开；由于第四晶体管T4导通，第一电平信号端Vl输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第三晶体管T3导通，第二电平信号端V2输入的高电平信号经第三晶体管T3传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管Tl和第十一晶体管Tll断开；由于第十二晶体管T12受第一电平信号端Vl输入的低电平信号控制导通，因此，第四节点N4的电位与第四晶体管T4的第二极的电位一致，即第四节点N4为低电位，第二晶体管第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第三时刻t3，移位寄存器输出低电平。
[0190]在第四时刻t4，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，第二电平信号端V2将第一节点NI的电位拉高，第一节点NI为高电位，第五晶体管T5和第七晶体管T7断开，第六晶体管T6受第三电容C3和寄生电容的影响而保持导通，第二时钟信号端CLK2输入的低电平信号经第六晶体管T6传输至第十晶体管TlO的第一极，第二时钟信号端CLK2输入的低电平信号使第十晶体管TlO导通，第一节点NI为低电平，第一晶体管Tl和第十一晶体管Tll导通，第二电平信号端V2输入的高电平信号经第一晶体管Tl传输至输出端0UT，输出端OUT输出高电位，
[0191]以及第二电平信号端V2输入的高电平信号经第十一晶体管Tll传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开；因此，在第四时刻t4，移位寄存器输出高电平。
[0192]需说明的是，第一电平信号端Vl使第十二晶体管T12导通，第四节点N4的高电位使第三晶体管T3断开，因此，第二电平信号端V2输入的高电平信号不会影响第二节点N2的电位。
[0193]在第五时刻t5，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的低电平经第八晶体管T8传输至第一节点NI，第一节点NI为低电平，第五晶体管T5和第七晶体管T7导通；第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第十晶体管TlO的第一极；另一路，第一时钟信号端CLKl输入的低电平经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体管TlO的第一极，但第十晶体管TlO受第二时钟信号端CLK2输入的高电平控制而断开。由于第四晶体管T4导通，第一电平信号端Vl输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，因此，第三晶体管T3导通，第二电平信号端V2输入的高电平信号经第三晶体管T3传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管Tl和第^^一晶体管Tll断开。第十二晶体管T12受第一电平信号端Vl输入的低电平信号控制而导通，第三节点N3和第四节点N4的电位一致，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端0UT，因此，在第五时刻t5，移位寄存器输出低电平。
[0194]需要说明的是，对于由纯N型晶体管构成的图8所示的移位寄存器的时序图，与图9所示的时序图不同之处仅在于第一时钟信号端CLKl和第二时钟信号端CLK2输入的时钟信号，具体地，纯P型晶体管构成的移位