第二晶体管T2保持断开，以使输出端OUT稳定地输出高电平信号。第三电容C3可在第四时刻t4使第六晶体管T6保持导通，第二时钟信号端CLK2输入的低电平通过第六晶体管T6传输至第六晶体管T6的第二极，第六晶体管T6的第二极为低电位，以及使第十晶体管TlO导通，第六晶体管T6的第二极为低电位通过第十晶体管TlO传输至第一晶体管Tl的控制端，使第一晶体管Tl保持导通，从而使输出端OUT输出低电平。
[0150]在如图7所示的实施例中，第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用P型晶体管。但也不局限于此，也可以是第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管Tll全部采用N型晶体管。
[0151]需要说明的是，当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用P型晶体管时，第一电平信号端Vl为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0152]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管Tll全部采用N型晶体管时，第一电平信号端Vl为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0153]还需说明的是，无论采用图7所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。
[0154]参考图8所示，为本发明再一个实施例提供的一种移位寄存器的电路结构图。该实施例与图7所示移位寄存器相比，增设第十二晶体管T12。具体地，该移位寄存器包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管T11、第十二晶体管T12、第一电容Cl、第二电容C2、第三电容C3，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
[0155]其中，第一晶体管Tl的控制端电连接第三晶体管T3的第二极、第十晶体管TlO的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
[0156]第二晶体管T2的控制端电连接第四晶体管T4的第二极和第十一晶体管Tll的第二极，第一极电连接第一电平信号端VI，第二极电连接输出端OUT。
[0157]第三晶体管T3的控制端电连接第四晶体管T4的第二极，第一极电连接第二电平信号端V2，第二极电连接第十晶体管TlO的第二极。
[0158]第四晶体管T4的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第十二晶体管T12的第一极。
[0159]第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第十晶体管TlO的第一极。
[0160]第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第十晶体管TlO的第一极。
[0161]第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
[0162]第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0163]第九晶体管T9的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第六晶体管T6的控制端。
[0164]第十晶体管TlO的控制端电连接第二时钟信号端CLK2，第一极电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第二极电连接第一晶体管Tl的控制端和第十一晶体管Tll的控制端。
[0165]第十一晶体管Tll的控制端电连接第十晶体管TlO的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
[0166]第十二晶体管T12的控制端电连接第一电平信号端VI，第一极电连接第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
[0167]第一电容Cl的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端、第七晶体管T7的控制端和第八晶体管T8的第二极。
[0168]第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
[0169]第三电容C3的第一极电连接第六晶体管T6的控制端，第二极电连接第十晶体管TlO的第一极。
[0170]在本实施例中，第十二晶体管T12可以防止第四晶体管T4的漏流而影响第四节点N4的电位，导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的稳定性。
[0171]在如图8所示的实施例中，第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用P型晶体管。但也不局限于此，也可以是第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用N型晶体管(图中未给出)。
[0172]需要说明的是，当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管T11、第十二晶体管T12全部采用P型晶体管时，第一电平信号端Vl为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号的取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0173]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用N型晶体管时，第一电平信号端Vl为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号的取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0174]还需说明的是，无论采用图8所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。
[0175]优选地，移位寄存器还包括第四电容C4，第四电容C4的第一极电连接输出端0UT，第四电容C4的第二极电连接第二晶体管T2的控制端。当输出端OUT的输出为低电平时，第三电容C3有利于保持第二晶体管T2控制端的低电位，使输出端OUT的输出更可靠。
[0176]图2至图8实施例所示的移位寄存器及其变型，在触发信号输入端IN输入高电平触发信号，在输出端OUT输出高电平信号，不需要反相器即可实现移位寄存器功能，减少了晶体管和电容的使用数量，从而减少了移位寄存器所占版图的面积，有利于减小显示面板的边框。此外，该移位寄存器是利用直流电源的信号作为输出，与时钟信号作为输出信号相比，可大大降低电路的功耗。
[0177]针对本发明各实施例提供的移位寄存器，本发明还提供一种移位寄存单元的驱动方法。该驱动方法是基于图2至图8所示的移位寄存器，该移位寄存器在一个工作周期内的运行状况为:
[0178]在第一时刻tl，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平；在第二时刻t2，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平；在第三时刻t3，触发信号输入端IN输入高电平，移位寄存器输出端OUT输出低电平；在第四时刻t4，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出高电平；在第五时刻t5，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平。
[0179]参考图9所示，为本发明一个具体实施例提供的一种移位寄存器的驱动时序图。该时序图是以纯P型晶体管构成图3所示的移位寄存器为例进行说明，即第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管Tll全部采用P型晶体管，与之对应的，第一电平信号端Vl稳定输出低电平信号，第二电平信号端V2稳定输出高电平信号。
[0180]在第一时刻tl，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8、第九晶体管T9导通，触发信号输入端IN输入的低电平信号经第八晶体管T8传输至第一节点NI，第一节点NI为低电位，因此，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，第一晶体管Tl、第三晶体管T3和第十晶体管TlO断开；由于第七晶体管T7导通，第一时钟信号端CLKl输入的低电平信号经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端Vl输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，第一晶体管Tl、第三晶体管T3和第十晶体管TlO保持断开。由于第四晶体管T4导通，第一电平信号端Vl输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第一电平信号端Vl输入的低电平信号使第十一晶体管Tll导通，第三节点N3的低电位经第十一晶体管Tll传输至第四节点N4，第四节点N4为低电位，第二晶体管T2导通，第一电平信号端Vl输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第一时刻tl，移位寄存器输出低电平。
[0181]在第二时刻t2，触发信号输入端IN输入低电平，第一时钟信号端CLKl输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，由于与第一节点NI相连的第五晶体管T5、第七晶体管T7、第八晶体管T8及连接导线寄生电容的作用，第一节点NI保持第一时刻tl的低电位，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管Tl、第三晶体管T3和第十晶体管TlO断开；由于第七晶体管T7导通，第一时钟信号端CLKl输入的高电平信号