栅极接收第二触发信号端STD的高电平信号，第八晶体管T8和第十二晶体管T12均开启；通过第八晶体管T8将低电平端VGL的低电平信号传输至上拉控制节点Q，第十晶体管TlO的栅极接收上拉控制节点Q的低电平信号，第十晶体管TlO关闭；通过第十二晶体管T12将低电平端VGL的低电平信号传输至移位寄存器单元的输出端Output ;将移位寄存器单元的输出端Output的信号下拉为低电平信号。
[0066]实施例一中的第四阶段(D-E时间段)具体包括:第一晶体管Tl的栅极接收第一触发信号端STU的低电平信号，第一晶体管Tl关闭；第二晶体管T2的栅极接收第一时钟信号端CLKl的高电平信号，第二晶体管T2开启，通过第二晶体管T2将低电平端VGL的低电平信号传输至第三晶体管T3的栅极，第三晶体管T3关闭；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12关闭；第十三晶体管T13接收第二时钟信号端CLK2的低电平信号，第十三晶体管T13关闭；第四晶体管T4的栅极接收第一时钟信号端CLKl的高电平信号，第四晶体管T4开启；通过第四晶体管T4将第一时钟信号端CLKl的高电平信号传输至第五晶体管T5的栅极，第五晶体管T5开启；通过第五晶体管T5将第一时钟信号端CLKl的高电平信号传输至下拉控制节点QB ;第九晶体管T9的栅极和第^^一晶体管Tll的栅极接收下拉控制节点QB的高电平信号，第九晶体管T9和第十一晶体管Tll均开启；通过第九晶体管T9将低电平端VGL的低电平信号传输至上拉控制节点Q，第十晶体管TlO的栅极接收上拉控制节点Q的低电平信号，第十晶体管TlO关闭；通过第十一晶体管Tll将低电平端VGL的低电平信号传输至移位寄存器单元的输出端Output ;将移位寄存器单元的输出端Output的信号下拉为低电平信号。
[0067]实施例一中的第五阶段(E-F时间段)具体包括:第一晶体管Tl的栅极接收第一触发信号端STU的低电平信号，第一晶体管Tl关闭；第二晶体管T2的栅极接收第一时钟信号端CLKl的低电平信号，第二晶体管T2关闭；故第三晶体管T3的栅极的信号也为低电平信号，第三晶体管T3关闭；故上拉控制节点Q的信号为低电平信号，第十晶体管TlO的栅极接收上拉控制节点Q的低电平信号，第十晶体管TlO关闭；第六晶体管T6的栅极和第七晶体管T7的栅极接收上拉控制节点Q的低电平信号，第六晶体管T6和第七晶体管T7均关闭；第四晶体管T4的栅极接收第一时钟信号端CLKl的低电平信号，第四晶体管T4关闭；在第一时钟信号端CLKl的信号从高电平信号跳变为低电平信号时，由于第五晶体管T5的寄生电容的影响，第五晶体管T5的栅极产生略高于低电平信号的一个信号，第五晶体管T5轻微开启，通过第五晶体管T5将第一时钟信号端CLKl的低电平信号传输至下拉控制节点QB ;第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12关闭；第十三晶体管T13的栅极接收所述第二时钟信号端CLK2的高电平信号，所述第十三晶体管T13开启；通过所述第十三晶体管T13将所述低电平端VGL的低电平信号传输至所述移位寄存器单元的输出端Output ;将所述移位寄存器单元的输出端Output的信号下拉为低电平信号。
[0068]值得一提的是，在上述第一阶段至第五阶段后的时间段中，第十一晶体管Tll和第十三晶体管T13会交替开启，从而交替地将移位寄存器单元的输出端Output的信号下拉为低电平信号，第十一晶体管Tll与第十三晶体管T13交替打开工作，减小了第十一晶体管Tll与第十三晶体管T13受到的电应力的影响，延长电路寿命。
[0069]需要说明的是，本发明实施例中各个晶体管的第一极和第二极分别为源极和漏极，但并不限定，也就是说，当晶体管的第一极为源极时，晶体管的第二极为漏极；或者，当晶体管的第一极为漏极时，晶体管的第二极为源极。
[0070]实施例三
[0071]本发明实施例提供了一种移位寄存器，其特征在于，包括多级如上述实施例中所述的移位寄存器单元，所述移位寄存器中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。
[0072]实施例四
[0073]本发明实施例提供了一种显示装置，所述显示装置包括上述实施例中的移位寄存器，所述显示装置中的移位寄存器与上述实施例中的移位寄存器具有的优势相同，此处不再赘述。具体的，显示装置包括液晶显示面板、OLED显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0074]在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0075]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种移位寄存器单元，其特征在于，包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块； 其中，所述输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，所述输入模块用于利用自举效应，将所述第一触发信号端的信号无阈值电压损耗地传输至所述上拉控制节点，所述上拉控制节点为所述输入模块、所述上拉控制模块、所述下拉控制模块和所述上拉模块的连接点； 所述下拉控制模块与所述第一时钟信号端、所述上拉控制节点、下拉控制节点和所述低电平端连接，所述下拉控制模块用于根据所述第一时钟信号端的信号和所述上拉控制节点的信号，控制所述下拉控制节点的信号为高电平信号或低电平信号，所述下拉控制节点为所述下拉控制模块、所述上拉控制模块和所述下拉模块的连接点； 所述上拉控制模块与第二触发信号端、所述低电平端、所述上拉控制节点、所述下拉控制节点、所述下拉模块和所述移位寄存器单元的输出端连接，所述上拉控制模块用于根据所述第二触发信号端的信号和自举效应，控制所述上拉控制节点的信号为高电平信号或低电平信号； 所述上拉模块与所述第一时钟信号端、所述上拉控制节点和所述移位寄存器单元的输出端连接，所述上拉模块用于在所述上拉控制节点的信号和所述第一时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平信号； 所述下拉模块与所述第二触发信号端、所述低电平端、第二时钟信号端、所述下拉控制节点和所述移位寄存器单元的输出端连接，所述下拉模块用于在所述下拉控制节点的信号、所述第二触发信号端的信号和所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号下拉为低电平信号。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管、第二晶体管、第三晶体管以及第一电容； 其中，所述第一晶体管，其栅极与所述第一触发信号端连接，其第一极与所述第二晶体管的第二极、所述第一电容的第一极连接，其第二极与所述第一触发信号端连接； 所述第二晶体管，其栅极连接所述第一时钟信号端，其第一极与所述低电平端连接，其第二极与所述第一电容的第一极连接； 所述第三晶体管，其栅极与所述第一电容的第一极连接，其第一极与所述上拉控制节点、所述第一电容的第二极连接，其第二极与所述第一触发信号端连接； 所述第一电容，其第二极与所述上拉控制节点连接。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管； 所述第四晶体管，其栅极与所述第一时钟信号端连接，其第一极与所述第五晶体管的栅极和所述第六晶体管的第二极连接，其第二极与所述第一时钟信号端连接； 所述第五晶体管，其栅极与所述第六晶体管的第二极连接，其第