用于二嵌段聚合物的超薄对准壁的制作方法
【专利摘要】本发明涉及用于二嵌段聚合物的超薄对准壁。根据本发明的一种方法包括提供具有厚壁阵列的预规则化衬底、在预规则化衬底上沉积共形层、从厚壁和壁之间的间隔的顶部蚀刻共形层，并蚀刻厚壁同时留下共形层的薄壁。
【专利说明】用于二嵌段聚合物的超薄对准壁
[0001]本申请是国际申请号为PCT/US2009/064448，国际申请日为2009年11月13日，进入中国国家阶段申请号为200980145649.X，发明名称为“用于二嵌段聚合物的超薄对准壁”的发明专利申请的分案申请。
【背景技术】
[0002]超顺磁效应对继续提高盘驱动器的面密度和存储容量构成严重挑战。规避由此施加的密度限制的最有发展前途的方法之一是使用规则介质。在常规的介质中，磁性记录层是自然地形成起独立磁性元件作用的纳米级晶粒的随机马赛克的磁性合金的薄膜。每个记录的位由这些随机晶粒中的多个组成。在图案和介质中，磁性层被创建为高度统一的岛的有序阵列，每个岛能储存单个位。
[0003]在常规介质中，在盘的圆形轨道上制造位单元。每个位单元包括多个微小的磁性晶粒。每个晶粒表现得像一个独立的磁体，在数据写过程期间可由写磁头使它的磁化倒转。这些晶粒是不规则形状的且随机定向。如果晶粒的尺寸相对于位单元的尺寸小，则磁性转变足够直接从而容易检测到相邻的位单元之间的边界。然而，缩小位单元以提高面密度而不缩小晶粒尺寸使磁性转变更难以检测。
[0004]解决这个问题的传统方案是缩小晶粒尺寸。然而，存在实际限制。很小的晶粒的磁化是不稳定的。根据超顺磁效应，如果晶粒体积和它的各向异性能的乘积低于某个数值，那么晶粒的磁化能够自发倒转。其结果是数据丢失。
[0005]在规则介质中，每个位被储存在单个特意形成的磁性切换体中。这可以是一个晶粒或若干交换体耦合晶粒，而不是随机去耦晶粒的集合。沿着具有规则间距的圆形轨道形成单切换体磁性岛。磁性转变不再在随机晶粒之间弯曲，而是在精确定位的岛之间有明显边界。
【发明内容】
[0006]本发明的实施例提供一种方法，包括提供具有厚壁的阵列的预规则化衬底、在预规则化衬底上沉积共形层(conforming layer)、从厚壁和壁之间的间隔的顶部蚀刻共形层，并蚀刻厚壁同时留下共形层的薄壁。
[0007]在以下详细描述中，仅通过对构想为用于实施本发明的最佳模式的说明来示出和描述本发明的优选实施例。如将要认识到的那样，本发明能具有其它和不同的实施例，且本发明的细节能够在各个明显的方面进行修改，这些修改都不背离本发明。因此，附图和描述被认为本质上是说明性而非限制性的。
[0008]附图简沭
[0009]图1是根据本发明的一个方面的制造规则存储介质的方法的示意图。
[0010]图2a是根据本发明的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。
[0011]图2b是根据本发明的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。
[0012]图2c是根据本发明的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。
[0013]图2d是根据本发明的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。
[0014]图3是根据本发明的一个方面的制造硬掩模的方法的步骤的平面图。
[0015]图4是根据本发明的一个方面的制造硬掩模的方法的步骤的平面图。
[0016]图5是根据本发明的一个方面的制造硬掩模的方法的步骤的平面图。
[0017]图6是根据本发明的一个方面的制造硬掩模的方法的步骤的平面图。
[0018]图7a是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0019]图7b是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0020]图7c是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0021]图7d是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0022]图7e是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0023]图7f是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0024]图7g是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0025]图7h是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0026]图7i是根据本发明的一个方面的制造纳米压模的方法的步骤的示意图。
[0027]详细描沭
[0028]本发明的实施例提供一种方法，包括提供具有厚壁的阵列的预规则化衬底、在预规则化衬底上沉积共形层、从厚壁和壁之间的间隔的顶部蚀刻共形层、以及蚀刻厚壁同时留下共形层的薄壁。
[0029]本发明的另一实施例包括一种器件，该器件包括衬底和在衬底上的薄壁阵列，其中薄壁具有约5nm或更小的厚度。
[0030]本发明的另一实施例包括一种器件，该器件包括衬底、衬底上的图案转移层和在图案转移层中的孔阵列，其中孔与无孔区域的阵列对准，以及其中无孔区域具有约5nm或更小的厚度。
[0031]示例
[0032]图1示出了所提出的用于制造规则介质100的一种方法。将可UV固化的光致抗蚀剂120的薄层涂在衬底110的表面上。然后，将透明的硬掩模(或压模)130压入光致抗蚀剂层120。在硬掩模130与抗蚀剂相接触的同时，示出UV光140穿过硬掩模130到衬底110上。光致抗蚀剂120硬化，从而产生与硬掩模130的表面匹配的硬化光致抗蚀剂125的凹凸图案。接着，典型地利用反应离子蚀刻等离子150蚀刻规则化抗蚀剂125，从而在衬底110中产生柱阵列。然后，在经蚀刻衬底的表面上沉积磁记录材料170。在柱阵列的顶部的磁性材料形成离散的磁性岛160。因为离写磁场太远,所以在柱底部的基磁性材料165在记录过程中不起作用。
[0033]图2a到2d示出根据本发明的一个方面的制造用于对准二嵌段共聚物的薄壁的方法。在该实施例中，提供了包括衬底210、图案转移层220、蚀刻停止层230以及规则化厚壁240的预规则化衬底200 (图2a)。典型地，规则化厚壁240大约50nm到10nm厚，但是，规则化厚壁240可能更大。预规则化衬底200可通过传统的半导体工艺制造。这些工艺包括，但不限于，化学气相沉积(CVD)、有机金属化学气相沉积(OMCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、化学蚀刻、反应离子蚀刻(RIE)、等离子蚀刻、光刻和离子束光刻。
[0034]将共形层250沉积在预规则化衬底200上(图2b)。共形层可通过任何提供基本上均匀厚度的沉积技术来沉积。优选共形层沿着规则化厚壁240侧壁的厚度均匀。沉积技术包括但不限于CVD、OMCVD、PVD、ALD、MBE和LPE。在本发明的一个方面中，图案转移层220包括S1x，蚀刻停止层230包括Cr，规则化厚壁240包括Al，以及共形层250包括SiN。这些成分仅作为示例且不旨在限制。
[0035]在下一步骤中(图2c)，将共形层250从规则化厚壁240和蚀刻停止层230的顶部蚀刻掉。但是，沿着规则化厚壁240的侧壁的共形层材料保留。这制造出共形层材料的薄壁 260。
[0036]在本发明的这个实施例的最后步骤中，规则化厚壁240优先被蚀刻掉。这产生共形层材料的薄壁260的阵列。
[0037]优先的蚀刻可通过任何适合的方法执行，例如RIE。薄壁260的厚度由共形膜沉积工艺确定且可以非常薄。优选地，薄壁260的厚度可大约为5nm或更小。更优选地，薄壁260的厚度可大约为3nm或更小。甚至更优选地，薄壁260的厚度可大约为Inm或更小。
[0038]图3-6示出了本发明的另一实施例。具体地，图3-6示出根据本发明的一个方面的制造硬掩模的方法。在这个实施例的第一步骤中，提供具有薄壁260的预规则化衬底205。接着，用合适的二嵌段共聚物(DBCP)，例如P (S-嵌段一 PFS)涂覆预规则化衬底205。然后允许DBCP微相分离以形成合适形状的畴(domain)。如图3所示，DBCP分离以形成圆柱相270和连续相275。其它公知的畴形状包括球形、螺旋形以及薄片形。畴形状的选择由DBCP中的各种嵌段的体积分数控制，并且可根据硬掩模的设计来选择。
[0039]在下一步骤中，如图4所示，优先地将圆柱相270向下蚀刻至蚀刻停止层230。可执行选择性蚀刻工艺以留下正像或者负像。在图中，产生的是正像。
[0040]在下一步骤中，如图5所示，执行第二优先蚀刻。在这个步骤中，将暴露的蚀刻停止层材料230和下面的图案转移层220 —起去除。这可根据蚀刻停止层材料230和图案转移层220在单个蚀刻步骤中完成或在一系列步骤中完成。
[0041]在最后的步骤中，如图6所示，去除规则化薄壁260和连续DBCP相275。所得的硬掩模280包括在图案转移层220中具有规则间距的孔的阵列的衬底。在本发明的另一实施例中，硬掩模280可用于制造具有纳米尺度畴的规则存储介质。
[0042]图7a_7i示出了本发明的另一实施例。在这个实施例中，最终产物是类似于硬掩模130的纳米尺度硬掩模(或压模)330。也就是说，纳米尺度的硬掩模300具有适合压入光致抗蚀剂层的小球，而不是像在最后实施例中一样具有孔。
[0043]在本发明的这个实施例中，提供预规则化衬底300。预规则化衬底300包括透明衬底210、蚀刻停止层230和规则化厚壁240。优选地，衬底是石英，但是可使用任何适合的透明材料。优选地，蚀刻停止层包括铬，但是可使用任何合适的金属或合金材料。如果蚀刻停止层由铬制成，则优选约5nm厚。然而，蚀刻停止层的厚度可根据所使用的材料变化。
[0044]将共形层250沉积到预规则化衬底300上(图7b)。共形层可通过任何提供基本上均匀厚度的沉积技术来沉积。优选地，共形层沿着规则化厚壁240侧壁的厚度均匀。沉积技术包括但不限于CVD、OMCVD, PVD、ALD、MBE和LPE。在本发明的一个方面，规则化厚壁240包括Al，且共形层包括SiN。
[0045]在下一步骤中(图7c)，将共形层250从规则化厚壁240和蚀刻停止层230的顶部蚀刻掉。然而，沿着规则化厚壁240的侧壁的共形层材料保留。这制造出共形层材料的薄壁 260。
[0046]在本发明的这个实施例的下一步骤(图7d)中，优先将规则化厚壁240蚀刻掉。这产生共形层材料的薄壁260的阵列。优先的蚀刻可通过任何适合的方法执行，例如RIE。薄壁260的厚度由共形膜沉积工艺确定且可以非常薄。优选地，薄壁260的厚度可大约为5nm或更小。更优选地,薄壁260的厚度可大约为3nm或更小。甚至更优选地,薄壁260的厚度可大约为Inm或更小。
[0047]在下一步骤(图7e)中，将合适的二嵌段共聚物(DBCP) 272，例如P (S-嵌段一 PFS)沉积在薄壁260之间的蚀刻停止层230上。然后允许DBCP272微相分离以形成合适形状的畴。如图7f所示，DBCP分离以形成圆柱相270和连续相275。其它公知的畴的形状包括球形、螺旋形以及薄片形。畴形状的选择由DBCP中的各种嵌段的体积分数控制，并且可根据硬掩模的设计来选择。
[0048]在下一步骤中，如图7g所示，将连续相275选择性地向下蚀刻至透明衬底210。也就是说，在连续相275下面的蚀刻停止层230也被蚀刻掉。连续相275和蚀刻停止层230的选择性蚀刻可利用同一次选择性蚀刻执行，或在不同蚀刻条件下的两个步骤中执行。这个步骤的最终结果是包括蚀刻停止层230材料和圆柱形DBCP相270的圆柱形柱的图案。
[0049]在下一步骤中，如图7h所示，执行另一优先蚀刻。在该步骤中，蚀刻下面的透明衬底210。如图所示，圆柱形DBCP相270也在这个步骤中被去除。然而，圆柱形DBCP相270的去除可在单独的蚀刻步骤中完成。
[0050]在最后步骤中，将蚀刻停止层230从衬底210去除。结果是透明纳米尺度硬掩模330。纳米尺度硬掩模330适用于纳米压印光刻。例如，它可用于图1所示的方法中以生产具有纳米尺度畴的存储介质。
[0051]上述实现以及其它实现在所附权利要求的范围内。
【权利要求】
1.一种方法，包括: 在预规则化衬底上形成多个壁； 在一对或多对相邻的所述壁之间形成一个或多个畴；以及 使用所述壁和所述畴作为抗蚀剂图案来蚀刻所述衬底以形成压印印模。
2.如权利要求1所述的方法，其特征在于，所述壁的厚度小于或等于10nm。
3.如权利要求1所述的方法，其特征在于，所述壁的厚度约为5nm或更小。
4.如权利要求1所述的方法，其特征在于，所述壁的厚度约为Inm或更小。
5.如权利要求1所述的方法，其特征在于，通过以下步骤形成所述壁: 在具有初始壁的预先阵列的所述衬底上沉积共形层； 蚀刻所述共形层至所述初始壁的阵列的顶部且蚀刻所述初始壁之间的共形层，留下和所述初始壁相邻的所述共形层的壁；以及 移除所述初始壁的阵列，同时留下包括所述共形层的壁。
6.如权利要求5所述的方法，其中之一，所述共形层包括SiN。
7.如权利要求5所述的方法，其特征在于，通过以下步骤形成所述畴: 在包括所述共形层的壁之间沉积二嵌段共聚物到所述衬底上； 允许所述二嵌段共聚物相分离成连续相和离散相，所述离散相包括与包含共形层的所述壁对准的畴的阵列；以及 蚀刻掉所述二嵌段共聚物的一个相。
8.如权利要求7所述的方法，其特征在于，通过以下步骤形成所述压印印模: 使用所述二嵌段共聚物的另一个相和所述壁作为抗蚀剂图案来蚀刻所述衬底；以及 去除所述二嵌段共聚物的另一个相和所述壁。
9.如权利要求8所述的方法，其特征在于，去除去除所述二嵌段共聚物的另一个相留下负像。
10.如权利要求1所述的方法，其特征在于，所述压印印模被配置为用于纳米压印光刻。
【文档编号】G11B5/84GK104240731SQ201410437147
【公开日】2014年12月24日 申请日期:2009年11月13日 优先权日:2008年11月13日
【发明者】李金杨, D·S·阔, D·布切尔, K·佩霍斯 申请人:希捷科技有限公司