电阻式存储器件及其制造方法与流程

本申请要求2014年11月26日提交的韩国专利申请第10-2014-0166605号的优先权，其全部内容通过引用并入本文中。

技术领域

本发明构思涉及一种半导体集成电路器件，尤其涉及一种电阻式存储器件及其制造方法。

背景技术：

随着IT技术的飞速发展，亟需具有超高速、大容量等的下一代存储器件，其适用于以无线方式处理大容量信息的移动信息通信系统和设备。下一代存储器件要求一般快闪存储器件的非易失性特性、静态随机存取存储器(SRAM)的高速操作特性、以及动态RAM(DRAM)的高集成度。此外，下一代存储器件需要具有更低的功耗。已经研究了将具有良好功耗、良好数据保存及写入/读取特性的器件与一般存储器件的比较，所述一般存储器件诸如铁电RAM(FRAM)、磁性RAM(MRAM)、相变RAM(PCRAM)、或纳米浮栅存储器。在下一代存储器件之中，PCRAM具有简单的结构、可以低成本制造、以及以高速操作。因此，PCRAM正积极用作下一代半导体存储器件。

PCRAM包括相变层，其具有根据所施加电流而产生的热量来改变的结晶态。由锗(Ge)、锑(Sb)及碲(Te)组成的硫族化合物Ge-Sb-Te(GST)已主要用作应用于现有PCRAM的相变层。诸如GST的相变层的结晶态通过根据所施加电流的强度和施加时间所产生的热量来改变。相变层在非晶态下具有高电阻率，而在结晶态下具有低电阻率。因此，相变层可用作存储器件的数据储存媒介。

相变层从非晶态到结晶态的相变由于其结晶特性而相对容易，然而将相变层从结晶态相变为非晶态需要大量电流。正在努力减少现有PCRAM中的复位电流。

技术实现要素：

根据一个实施例，提供一种电阻式存储器件。所述电阻式存储器件可包括：阻变层，其用作主电流路径；以及插入层，其在复位模式下用作旁路电流路径。插入层可具有如下电阻值，所述电阻值小于非晶态的阻变层的电阻值，而大于结晶态的阻变层的电阻值。

根据一个实施例，提供一种电阻式存储器件。所述电阻式存储器件可包括：下电极； 阻变层，其形成在下电极之上并用作主电流路径；上电极，其形成在阻变层之上；以及插入层，其在上电极与下电极之间用作旁路电流路径。插入层包括：垂直插入层，其在垂直于下电极的上表面的方向上延伸；水平插入层，其在平行于下电极的上表面的方向上延伸；或包括以上两者。

根据一个实施例，提供一种制造电阻式存储器件的方法。所述方法可包括：形成下电极；在下电极之上形成包括插入层的可变电阻结构；以及在可变电阻结构之上形成上电极。插入层在复位模式下形成旁路电流路径，且旁路电流路径在垂直于下电极的上表面的方向上延伸、在平行于下电极的上表面的方向上延伸、或在以上两个方向上延伸。

这些和其他特征、方面及实施例在以下标题为“具体实施方式“的部分中进行说明。

附图说明

本发明公开内容的主题的上述和其他方面、特征及其他优点将结合附图从以下详细描述中更清楚理解，其中：

图1为说明根据一个实施例的电阻式存储器件的示意截面图；

图2为说明图1的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图3为说明根据一个实施例的电阻式存储器件的示意截面图；

图4为说明图3的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图5为说明根据一个实施例的电阻式存储器件的示意截面图；

图6为说明图5的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图7为说明根据一个实施例的电阻式存储器件的示意截面图；

图8为说明图7的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图9为说明根据一个实施例的电阻式存储器件的示意截面图；

图10为说明图9的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图11为说明根据一个实施例的电阻式存储器件的示意截面图；

图12为说明图11的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图13为说明根据一个实施例的电阻式存储器件的示意截面图；

图14为说明图13的电阻式存储器件到非晶态的相变中的电流流动的截面图；

图15为说明根据一个实施例的电阻式存储器件的示意截面图；

图16为说明图15的电阻式存储器件在阻变层部分地转换为非晶态的状态下的结构的截面图；

图17A为说明图16的电阻式存储器件的电流流动的截面图。

图17B为图17A所示的电阻式存储器件的等效电路图；

图18为说明图15的电阻式存储器件在阻变层完全地转换为非晶态的状态下的结构的截面图；

图19A为说明图18的电阻式存储器件的电流流动的截面图；

图19B为图19A所示的电阻式存储器件的等效电路图；

图20为说明根据一个实施例的阻变存储器单元中的电阻分布和复位模式下的电阻变化的图；

图21为说明根据另一个实施例的阻变存储器单元中的电阻分布和复位模式下的电阻变化的图；

图22为说明根据一个实施例的阻变存储器单元的等效电路图；

图23至图26为说明根据一个实施例的制造电阻式存储器件的方法的截面图；

图27至图35为说明根据一个实施例的制造电阻式存储器件的方法的截面图；以及

图36为说明根据一个实施例的电阻式存储器件的立体图。

具体实施方式

在下文中，将参考附图对示例性实施例进行详细描述。在本文中结合截面图来描述示例性实施例，所述截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以想象到由于例如制造技术和/或公差而带来的在图示形状上的变化。因此，不应将示例性实施例解释为局限于本文所示的各区域的特定形状，而是可以包括例如由制造产生的形状上的偏差。在附图中，可能对各层和区域的长度和尺寸进行放大，以便于说明。附图中的相似附图标记指代相似的元件。还要理解的是，当一层被称为在另一层或衬底“上”时，其可以是直接位于所述另一层或衬底上，或者也可以存在中间层。

在本文中结合截面图和/或平面图来描述本发明构思，所述截面图和/或平面图是本发明构思的示例性实施例的示意性图示。然而，不应将所描述的本发明构思的实施例解释为对本发明构思进行限制。虽然将示出和描述本发明构思的若干实施例，但是本领域技术人员将理解的是，在不脱离本发明构思的原理和精神的情况下，可以在这些示例性实施例中进行修改。

参照图1和图2，阻变存储器单元可包括下电极110，其形成在基底层(未示出)上。基底层可为包括开关器件(未示出)的层或包括开关器件(未示出)的半导体衬底。

具有至少一条电流路径的阻变层120可形成在下电极110上。举例来说，电阻变化区域，即相变区域(“PC”)，可配置成产生平行于或垂直于下电极110的上表面或阻变层120的上表面的至少一条电流路径I1。电阻变化区域PC可包括阻变层120和形成在阻变层120中的插入层125。插入层125可具有特定宽度，并且可形成在阻变层120中以具有插塞形状。在本实施例中，当从阻变层120的上表面测量时，插入层125的厚度、即插入层125的垂直长度可小于阻变层120。

对于电阻式RAM(ReRAM)、PCRAM的硫族化物层、MRAM的磁性层、自旋转移力矩磁阻RAM(STTMRAM)的磁化反转器件层、或聚合物RAM(PoRAM)的聚合物层，阻变层120可包括例如PCMO(Pr_1-xCa_xMnO₃)层，其中x为从约0.05至约0.95的数(PCMO的化学计量的例子包括但不限于Pr_0.7Ca_0.3MnO₃、Pr_0.5Ca_0.5MnO₃及Pr_0.67Ca_0.33MnO₃)。插入层125可包括如下材料，其电阻值小于阻变层120在非晶态下的电阻值，而大于阻变层120在结晶态下的电阻值。插入层125可包括导电层、具有导电性的氮化物材料层、具有导电性的氧化物材料层中的一种。举例来说，插入层125可包括氮化铝(AlN)、氮化硼(BN)、氧化铝(Al₂O₃)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钴钨(CoW)、镍钨(NiW)、氧化钇(YiOx)、或其组合。

上电极140形成在电阻变化区域(PC)上。

当施加用于将阻变层120改变为复位状态的复位电压时，阻变层120的一部分由于从下电极110所施加的热量而转变为非晶态。参照图2，阻变层120可具有两个或更多个电阻状态，例如结晶阻变层120a和非晶阻变层120b。阻变层120转变为非晶态从阻变层120的中心开始，然后向外推进。如图2所示，阻变层120的非晶化从电阻变化区域PC(即阻变层120)的中心部分开始，然后逐渐向外推进。

当电阻变化区域PC中所产生的电流路径I1在垂直方向上从上电极140沿着结晶阻变层120a移动时，电流路径I1到达非晶阻变层120b。然后，电流路径I1在水平方向上取用沿着插入层125所形成的旁路，所述插入层125具有小于非晶阻变层120b的电阻值。 当沿着插入层125移动的电流路径I1再次到达结晶阻变层120a时，电流路径I1流回到沿着结晶阻变层120a的原始电流路径上，所述结晶阻变层120a具有小于插入层125的电阻值。

电流路径I1通过插入层125来改变，且电流量和复位电阻可相应改变。因此，电阻变化区域PC的电阻对复位电流的比率(斜率)改变。即，建立了额外的电阻级别，其定义在阻变层120的设置电阻与复位电阻之间。因此，阻变存储器单元可具有多级电阻。

参照图3和图4，当从阻变层120的上表面测量时，插入层125a可具有与阻变层120的厚度相同的深度或垂直长度。

在此结构下，当电流路径I2到达非晶阻变层120b时，电流路径I2可从阻变层120b改变至插入层125a。结果，形成穿过插入层125a的旁路。插入层125a可形成为穿过阻变层120。

如图5所示，插入层126可形成在电阻变化区域PC中并包围阻变层120。

当施加用于改变电阻变化区域PC进入复位状态的复位电压时，非晶化从位于电阻变化区域PC的中心的阻变层120慢慢开始。

如图6所示，电流路径I3穿过图5所示的阻变层120和插入层126从上电极140到下电极110形成。具体而言，电流路径I3流过结晶阻变层120a。当电流路径I3到达非晶阻变层120b时，电流路径I3取用穿过插入层126所形成的旁路，而不是停留在非晶阻变层120b上。当沿着插入层126移动的电流路径I3再次到达结晶阻变层120a时，电流路径I3返回结晶阻变层120a。

参照图7，插入层126a可包围电阻变化区域PC。如图8所示，当从上电极140延伸的电流路径I4到达非晶阻变层120b时，电流I4取用沿着插入层126a所形成的旁路。插入层126a具有小于非晶阻变层120b的电阻值。然后，电流I4流过插入层126a。当电流路径I4再次到达结晶阻变层120a时，电流路径I4离开所述旁路并再次返回结晶阻变层120a。

参照图9和图11，多个插入层125a-1、125a-2及125a-3可形成在阻变层120中，所述多个插入层125a-1、125a-2及125a-3每个具有插塞形状且每个贯穿阻变层120。

通过所述多个插入层125a-1、125a-2及125a-3的形成，如图10和图12所示，在一个电阻变化区域PC中可形成多个非晶阻变层120b。因此，在电阻变化区域PC中在 水平方向和垂直方向上产生多个电流路径I5和I6。由于电流路径I5和I6的不同类型，电阻斜率可变化，并且可得到多个电阻水平。

参照图13，插入层127可平行于下电极110的上表面形成。如图14所示，通过插入层127的形成，电流路径I7旁路绕过非晶阻变层120b。即，电流路径I7沿着插入层127形成，而不是沿着非晶阻变层120b形成。然后，电流路径I7穿过插入层127和结晶阻变层120a形成。

如图15所示，电阻变化区域PC可包括阻变层120、垂直插入层128及水平插入层129。

阻变层120可以在电阻变化区域中形成为圆柱形状。垂直插入层128可以在阻变层120之间形成为圆柱形状。垂直插入层128可垂直于下电极110的上表面形成。水平插入层129可在垂直插入层128之间延伸。可存在至少一个或更多个水平插入层129，其可大体上平行于下电极110的上表面延伸。

绝缘层135可介于水平插入层129之间、水平插入层129与下电极110之间、水平插入层129与上电极140之间。

在一个实施例中，垂直插入层128可具有与水平插入层129大体上相同的电阻值。在另一个实施例中，水平插入层129可具有小于垂直插入层128的电阻值。举例来说，当水平插入层129的厚度大于垂直插入层128的宽度时，垂直插入层128和水平插入层129可由相同材料形成。当水平插入层129的厚度等于垂直插入层128的宽度时，水平插入层129可由电阻值小于垂直插入层128的材料形成。

另外，垂直插入层128和水平插入层129可具有小于非晶阻变层(参见图16至图19的120b-1和120b-2)而大于结晶阻变层120a的电阻值。垂直插入层128和水平插入层129可以设计成如下方式：在复位模式下，电流选择穿过垂直插入层128和水平插入层129的路径，而不选择穿过非晶阻变层120b-1和120b-2的路径。如上所述，垂直插入层128和水平插入层129可包括导电层、具有导电性的氮化物材料层、具有导电性的氧化物材料层中的一种。举例来说，垂直插入层128和水平插入层129可包括AlN、BN、Al₂O₃、TaN、W、WN、CoW、NiW、YiOx(其中x为整数)、或其组合。

如图16所示，当初始复位电压供应给具有上述配置的阻变存储器单元时，相变从阻变层120的中心部分开始。根据初始复位电压的供应而形成非晶阻变层120b-1。根据初始复位电压的非晶阻变层120b-1可占据整个阻变层120的一小部分。

非晶层具有大于结晶层的电阻值。因此，如图17A所示，从上电极140朝向下电极 110行进的电流路径I8可沿着结晶阻变层120a移动，然后旁路绕过初始非晶阻变层120b-1朝向具有相对较小电阻值的垂直插入层128。因此，电流路径I8形成在对应于初始非晶阻变层120b-1的垂直插入层128中。由于初始非晶阻变层120b-1在阻变层120中相较于整个阻变层120的长度占用相对较小的区域，因此电流路径I8可不朝向水平插入层129旁通。而是，电流路径I8可朝向结晶阻变层120a返回。随着电流路径I8旁路绕到具有小于初始非晶阻变层120b-1的电阻值的垂直插入层128，因此根据电流的电阻斜率可变化。电流路径I8的等效电阻示于图17B中。

如图18所示，当复位电压充分供应时，阻变存储器单元完全复位。因此，大多数阻变层120变成非晶阻变层120b-2，而阻变层120的边缘部分保持于结晶阻变层120a。

如图19A所示，从上电极140延伸的电流路径I9旁路绕过非晶阻变层120b-2，并选择穿过垂直插入层128和/或水平插入层129的替代路径，所述垂直插入层128和/或水平插入层129具有小于非晶阻变层120b-2的电阻值。如上所述，当水平插入层129的电阻值小于非晶阻变层120b-2的电阻值、或当水平插入层129的厚度大于垂直插入层128的宽度时，电流路径I9取用穿过水平插入层129的路径。

由于穿过插入层128和129的电流路径I9的长度大于图17A的电流路径I8的长度，因此根据电流的电阻值和电阻值的斜率可变化。电流路径I9的等效电阻示于图19B的右侧部分。在阻变层120的完全非晶态下，穿过电阻延伸的电流路径的长度比在初始非晶态下更长。比较图17A的电流路径I8与图19A所示的电流路径I9，等效电阻路径随着非晶态推进而变化，且电阻值相应变化。

通过各种类型的插入层的形成，如图20所示，阻变存储器单元的电阻分布和根据电流的电阻可变化。即，通过能够形成电流旁路的插入层的形成，除一般的电阻分布200(复位)和210(设置)之外，还产生额外的电阻分布230。由于所述额外的电阻分布230具有与一般的电阻分布200和210不同的峰值和幅值，因此用于所述额外的电阻分布230的数据可从电阻分布200和210中单独且分别地读取。在图20的右图中，“A”表示不包括插入层时电阻的斜率，而“B”表示包括插入层时电阻的斜率。因此，由于电流路径根据插入层的介入而变化，因此电阻的有效电阻值和斜率变化。

当多个插入层如图17A至图19B所示来介入时，形成多个电流路径。因此，如图21所示，除电阻分布P3(设置)和电阻分布P0(复位)之外，还可形成多个电阻分布。因此，可实现多级的单元。

另外，如图22所示，当各种类型的插入层如上所述来介入时，阻变存储器单元可实现为等效电路。

参照图22，阻变存储器单元可包括存取器件AD，其耦合至字线WL和位线BL；以及第一电阻R1和第二电阻R2，每个耦合至存取器件AD。第一电阻R1可由阻变层的电阻形成，且大体上可储存数据。第二电阻R2可由至少一个插入层的电阻形成。由于电阻R2的电阻值可根据插入层的类型和结构而变化，因此电阻R2可以配置成各种形式。设置状态下的电阻值可由结晶态下的可变电阻材料的电阻值来确定。复位状态下的电阻值可由非晶态下的可变电阻材料的电阻值和插入层的电阻值的总和来确定。因此，可形成具有各种电阻分布和电阻值的阻变存储器单元。

将参照图23至图26说明根据一个实施例的制造包括插塞形垂直插入层的电阻式存储器件的方法。

参照图23，形成下电极110。在下电极110上形成阻变层120。

参照图24，刻蚀阻变层120的预定部分以形成孔洞H。如图1所示，当从阻变层120的上表面测量时，孔洞H可具有小于阻变层120的厚度的深度。在另一个实施例中，如图3所示，当从阻变层120的上表面测量时，孔洞H可具有等于阻变层120的厚度的深度。可如图1和图3所示每个存储器单元形成一个孔洞H，或是可如图7、图9及图11所示每个存储器单元形成多个孔洞H。

参照图25，在阻变层120上形成插入层材料123以填充孔洞H。参照图26，将插入层材料123平坦化以暴露阻变层120的上表面，形成插入层125。然后，虽然在图26中未示出，但可在插入层125和阻变层120上形成上电极。

将参照图27至图30说明根据另一个实施例的制造电阻式存储器件的方法。

参照图27，在半导体衬底210上形成第一层间绝缘层215。第一层间绝缘层215将下电极彼此绝缘，所述下电极将在后续工艺中形成。第一层间绝缘层215可包括氮化硅层，其具有良好耐热性。

参照图28，将第一层间绝缘层215的预定部分图案化以形成孔洞H1。举例来说，可在孔洞H1中形成下电极，以构成一个阻变存储器单元。

参照图29，导电层填充图28所示的孔洞H1的内部。将导电层平坦化以暴露第一层间绝缘层215，以在孔洞H1中形成下电极220。

参照图30，将绝缘层和插入层材料交替地层叠在形成有下电极220的第一层间绝缘层215上。附图标记225a至225c分别表示第一绝缘层、第二绝缘层及第三绝缘层。附图标记230a和230b分别表示第一插入层材料和第二插入层材料。第一插入层材料230a 和第二插入层材料230b可具有大体上相同的电阻值。第一至第三绝缘层225a、225b、及225c每个可包括氧化硅层、氮化硅层、或氮氧化硅层。第一插入层材料230a和第二插入层材料230b每个可包括导电层、具有导电性的氮化物材料层、具有导电性的氧化物材料层、或其组合。举例来说，第一插入层材料230a和第二插入层材料230b可包括AlN、BN、Al₂O₃、TaN、W、WN、CoW、NiW、或YiOx，其中x为整数。

参照图31，将包括第三绝缘层225c、第二插入层材料230b、第二绝缘层225b、第一插入层材料230a及第一绝缘层225a的层叠图案化以形成初步电阻结构P11。初步电阻结构P11可位于下电极220上。初步电阻结构P11的宽度可小于下电极220的宽度。

参照图32，将第三插入层材料235和阻变层材料240顺序地形成在第一层间绝缘层215和初步电阻结构P11上。第三插入层材料235和阻变层材料240可形成为具有均匀的厚度。举例来说，第三插入层材料235可形成为具有与第一插入层材料230a或第二插入层材料230b相同的厚度。在此情况下，第三插入层材料235可具有大于第一插入层材料230a或第二插入层材料230b的电阻值。第三插入层材料235可形成为具有小于第一插入层材料230a或第二插入层材料230b的厚度。在此情况下，第一至第三插入层材料230a、230b及235可具有大体上相同的电阻值。另外，第一至第三插入层材料230a、230b及235可具有大体上小于阻变层材料240在非晶态下的电阻值。

对于ReRAM、PCRAM的硫族化物层、MRAM的磁性层、STTMRAM的磁化反转器件层、或PoRAM的聚合物层，阻变层材料240可包括例如PCMO(Pr_1-xCa_xMnO₃)层，其中x为从约0.05至约0.95的数(PCMO的化学计量的例子包括但不限于Pr_0.7Ca_0.3MnO₃、Pr_0.5Ca_0.5MnO₃及Pr_0.67Ca_0.33MnO₃)。

参照图33，各向异性刻蚀阻变层材料240和第三插入层材料235以暴露第一层间绝缘层215，形成每个都呈间隔物形状的阻变层240a和第三插入层235a。结果，在下电极220上形成可变电阻结构P12。

参照图34，在可变电阻结构P12之间填充第二层间绝缘层245。可变电阻结构P12可由第二层间绝缘层245电绝缘。在第二层间绝缘层245和可变电阻结构P12上形成上电极材料层250。第二层间绝缘层245可包括氮化硅层，且期望的是氮化硅层具有良好耐热性。

参照图35，将上电极材料层250图案化以形成上电极250a。

如图36所示，在大体上为环状的电阻式存储器件中，在阻变层240a的内部形成至少一个插入层230a、230b及235a。旁路电流在垂直方向和水平方向上穿过插入层230a、 230b及235a形成。在一个实施例中，插入层230a、230b及235a可包括：垂直插入层235a，其以圆柱形状形成在阻变层240a中；以及至少一个水平插入层230a、230b，其从垂直插入层235a的第一内侧壁延伸至垂直插入层235a的第二内侧壁。

据此，当阻变层240a经历相变为非晶态时，电流可经由穿过具有相对较小电阻值的垂直插入层235a和/或水平插入层230a和230b而形成的旁路路径流动。因此，整个可变电阻结构P12的总有效电阻值可变化。可变电阻结构P12可根据电阻路径具有各种电阻值，并可实现多级的存储器单元。

上述实施例为说明性而非限制性，即，实施例不限于任何具体类型的半导体器件。

技术方案1.一种半导体集成电路器件，包括：

阻变层，其用作主电流路径；以及

插入层，其在复位模式下用作旁路电流路径，并且

其中，所述插入层具有如下电阻值，所述电阻值小于所述阻变层在非晶态下的电阻值、而大于所述阻变层在结晶态下的电阻值。

技术方案2.如技术方案1所述的半导体集成电路器件，其中，所述插入层形成在所述阻变层中，并且在垂直于所述阻变层的上表面的方向上延伸。

技术方案3.如技术方案2所述的半导体集成电路器件，其中，当从所述阻变层的上表面测量时，所述插入层的深度小于所述阻变层的厚度。

技术方案4.如技术方案2所述的半导体集成电路器件，其中，所述插入层穿过所述阻变层。

技术方案5.如技术方案1所述的半导体集成电路器件，其中，所述插入层包围所述阻变层。

技术方案6.如技术方案1所述的半导体集成电路器件，其中，所述插入层形成在所述阻变层中，并且在大体上平行于所述阻变层的上表面的方向上延伸。

技术方案7.如技术方案1所述的半导体集成电路器件，

其中，所述旁路电流路径包括：垂直路径，其在垂直于所述阻变层的上表面的方向上延伸；水平路径，其在平行于所述阻变层的上表面的方向上延伸；或是包括以上两者。

技术方案8.如技术方案7所述的半导体集成电路器件，其中，所述插入层包括：

垂直插入层，其形成为环状并由所述阻变层包围；以及

水平插入层，其从所述垂直阻变层的第一内侧壁延伸至所述垂直阻变层的第二内侧壁。

技术方案9.如技术方案8所述的半导体集成电路器件，其中，所述水平插入层的厚度大于所述垂直插入层的宽度。

技术方案10.如技术方案8所述的半导体集成电路器件，其中，所述水平插入层的电阻值小于所述垂直插入层的电阻值。

技术方案11.如技术方案1所述的半导体集成电路器件，还包括：

下电极，其设置在所述阻变层和所述插入层之下。

技术方案12.如技术方案11所述的半导体集成电路器件，还包括：

上电极，其设置在所述阻变层和所述插入层之上。

技术方案13.一种半导体集成电路器件，包括：

下电极；

阻变层，其形成在所述下电极之上并用作主电流路径；

上电极，其形成在所述阻变层之上；以及

插入层，其在所述上电极与所述下电极之间用作旁路电流路径，

其中，所述插入层包括：垂直插入层，其在垂直于所述下电极的上表面的方向上延伸；水平插入层，其在平行于所述下电极的上表面的方向上延伸；或包括以上两者。

技术方案14.如技术方案13所述的半导体集成电路器件，其中，所述插入层形成在所述阻变层中，并且在垂直于所述阻变层的上表面的方向上延伸。

技术方案15.如技术方案14所述的半导体集成电路器件，其中，当从所述阻变层的上表面测量时，所述插入层的深度小于所述阻变层的厚度。

技术方案16.如技术方案14所述的半导体集成电路器件，其中，所述插入层穿过所述阻变层。

技术方案17.如技术方案13所述的半导体集成电路器件，其中，所述插入层包围所述阻变层。

技术方案18.如技术方案13所述的半导体集成电路器件，其中，所述插入层形成在所述阻变层中，并且在大体上平行于所述阻变层的上表面的方向上延伸。

技术方案19.如技术方案13所述的半导体集成电路器件，其中，所述插入层包括：

垂直插入层，其形成为环状，并由所述阻变层包围；以及

水平插入层，其从所述垂直阻变层的第一内侧壁延伸至所述垂直阻变层的第二内侧壁。

技术方案20.如技术方案19所述的半导体集成电路器件，其中，所述水平插入层的厚度大于所述垂直插入层的宽度。

技术方案21.如技术方案19所述的半导体集成电路器件，其中，所述水平插入层的电阻值小于所述垂直插入层的电阻值。

技术方案22.一种制造半导体集成电路器件的方法，所述方法包括：

形成下电极；

在所述下电极之上形成包括插入层的可变电阻结构；以及

在所述可变电阻结构之上形成上电极，

其中，所述插入层在复位模式下形成旁路电流路径，以及

其中，所述旁路电流路径在垂直于所述下电极的上表面的方向上延伸、在平行于所述下电极的上表面的方向上延伸、或在以上两个方向上延伸。

技术方案23.如技术方案22所述的方法，其中，形成所述可变电阻结构包括：

在所述下电极之上形成阻变层；

在所述阻变层中形成孔洞；以及

在所述孔洞中形成所述插入层。

技术方案24.如技术方案22所述的方法，其中，形成所述可变电阻结构包括：

在所述下电极之上交替地层叠绝缘层和水平插入层以形成层叠；

通过刻蚀所述层叠来形成初步电阻结构；

形成包围所述初步电阻结构的垂直插入层；以及

形成包围所述垂直插入层的阻变层。

技术方案25.如技术方案22所述的方法，还包括：

在所述可变电阻结构与相邻的可变电阻结构之间形成层间绝缘层，

其中，在形成所述可变电阻结构与形成所述上电极之间执行所述层间绝缘层的形成。