[0036]第二阶段，所述第一电容在该阶段提升上拉节点的电位，所述上拉模块继续对所述移位寄存器的输出端输出的信号上拉，同时，所述上拉模块对传递信号输出端输出的信号上拉；
[0037]第三阶段，所述触发复位模块根据复位信号输入端输入的复位信号对所述上拉模块复位，所述下拉模块对所述移位寄存器的输出端输出的信号和所述传递信号输出端输出的信号下拉；在该阶段，所述去噪模块对所述传递信号输出端输出的传递信号去噪。
[0038]本发明的有益效果:本发明所提供的移位寄存器，通过设置去噪模块，使该移位寄存器在上拉节点的电位发生跳变时，能防止第一电容的耦合效应使移位寄存器传递信号输出端输出的传递信号产生尖刺等噪声，从而使移位寄存器的级间移位传递信号更加稳定，同时还能降低移位寄存器电路的噪声，进而使移位寄存器的输出端输出的信号更加稳定。
[0039]本发明所提供的栅极驱动电路，通过采用上述移位寄存器，降低了该栅极驱动电路的噪声，使该栅极驱动电路输出的栅极驱动信号更加稳定。
[0040]本发明所提供的显示装置，通过采用上述栅极驱动电路，使该显示装置的显示更加稳定，从而提升了该显示装置的显示质量。
【附图说明】
[0041]图1为现有技术中移位寄存器的电路原理图；
[0042]图2为图1中移位寄存器的时序图；
[0043]图3为本发明实施例1中移位寄存器的电路原理图；
[0044]图4为图3中的去噪模块为晶体管的电路原理图；
[0045]图5为图3中移位寄存器的电路图；
[0046]图6为图5中移位寄存器的驱动时序图；
[0047]图7为本发明实施例2中去噪模块为晶体管的电路原理图；
[0048]图8为本发明实施例2中移位寄存器的电路图；
[0049]图9为本发明实施例3中栅极驱动电路的级联示意图。
[0050]其中的附图标记说明:
[0051]1.触发复位模块；11.触发子模块；12.复位子模块；2.上拉模块；21.第一子模块；22.第二子模块；3.下拉模块；31.第三子模块；32.第四子模块；4.去噪模块。
【具体实施方式】
[0052]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明所提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置作进一步详细描述。
[0053]实施例1:
[0054]本实施例提供一种移位寄存器，如图3所示，包括触发复位模块1、上拉模块2、第一电容Cl和下拉模块3，还包括去噪模块4，触发复位模块1、上拉模块2、下拉模块3和第一电容Cl的第一端连接于上拉节点;去噪模块4的第一端连接第一电容Cl的第二端，去噪模块4的第二端连接下拉模块3和传递信号输出端OUTl ;上拉模块2和下拉模块3均与移位寄存器的输出端OUT2连接；上拉模块2与传递信号输出端OUTl连接。触发复位模块1，用于根据起始信号输入端输入的起始信号INPUT和复位信号输入端输入的复位信号RESET对上拉模块2触发或复位。上拉模块2，用于对移位寄存器的输出端OUT2输出的信号和传递信号输出端OUTl输出的信号上拉。第一电容Cl，用于在上拉阶段提升上拉节点PU的电位。下拉模块3，用于对移位寄存器的输出端0UT2输出的信号和传递信号输出端OUTl输出的信号下拉。传递信号输出端0UT1，用于输出本级移位寄存器与上一级移位寄存器和下一级移位寄存器之间的级间传递信号。去噪模块4，用于在下拉阶段对传递信号输出端OUTl输出的传递信号去噪。
[0055]通过设置去噪模块4，使该移位寄存器在上拉节点PU的电位发生跳变时，能防止第一电容Cl的耦合效应使移位寄存器传递信号输出端OUTl输出的传递信号产生尖刺等噪声，从而使移位寄存器的级间移位传递信号更加稳定，同时还能降低移位寄存器电路的噪声，使移位寄存器的输出端0UT2输出的信号更加稳定。
[0056]本实施例中，如图4所示，去噪模块4包括第九晶体管M9，第九晶体管M9的栅极和第一极连接第一电容Cl的第二端，第九晶体管M9的第二极连接传递信号输出端OUTl和下拉模块3。当连接第一电容Cl的第一端的上拉节点的电位由高电平向低电平跳变时，第九晶体管M9关断，从而切断了第一电容Cl的耦合效应到达传递信号输出端OUTl的路径，进而避免了第一电容Cl的耦合效应对传递信号输出端OUTl输出的传递信号的影响，确保传递信号不会产生尖刺等噪声，最终确保了移位寄存器级间移位传递信号的稳定性。
[0057]本实施例中，如图5所不，上拉模块2包括第一子模块21和第二子模块22，第一子模块21和第二子模块22连接于上拉节点PU，第一子模块21连接第一时钟信号端CLK，第二子模块22连接第一电源VDD ;第一子模块21连接传递信号输出端0UT1，第二子模块22连接移位寄存器的输出端0UT2。第一子模块21用于对传递信号输出端OUTl输出的信号VZ上拉。第二子模块22用于对移位寄存器的输出端0UT2输出的信号Gn上拉。
[0058]本实施例中，下拉模块3包括第三子模块31和第四子模块32，第三子模块31和第四子模块32连接于下拉节点H)，第三子模块31连接第二时钟信号端CLKB和第一电源VDD，第四子模块32连接第二电源VSS、第九晶体管M9的第二极和传递信号输出端OUTl，且第四子模块32与第一子模块21和第二子模块22连接于上拉节点PU。第三子模块31用于在下拉阶段控制下拉节点H)的电位。第四子模块32用于对移位寄存器的输出端0UT2输出的信号Gn和传递信号输出端OUTl输出的信号VZ下拉。
[0059]本实施例中，第一子模块21包括第四晶体管M4，第四晶体管M4的栅极连接上拉节点I3U和第一电容Cl的第一端，第四晶体管M4的第一极连接第一时钟信号端CLK，第四晶体管M4的第二极连接传递信号输出端0UT1、第九晶体管M9的第二极和第四子模块32。第二子模块22包括第三晶体管M3，第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3的第一极连接第一电源VDD和第三子模块31，第三晶体管M3的第二极连接移位寄存器的输出端0UT2和第四子模块32。
[0060]其中，由于第一电源VDD采用直流电源，由直流电源控制第三晶体管M3对移位寄存器的输出端0UT2输出的信号Gn进行上拉，相比于现有技术中采用交流电源控制第三晶体管M3对移位寄存器的输出端0UT2输出的信号Gn进行上拉，不仅降低了移位寄存器的功耗，而且能使移位寄存器的输出端0UT2输出的信号Gn不受电容耦合效应的影响，即能使移位寄存器的输出端0UT2输出更加稳定的信号Gn，降低移位寄存器的噪声。
[0061]本实施例中，第三子模块31包括第五晶体管M5和第六晶体管M6，第五晶体管M5的栅极和第一极连接第二时钟信号端CLKB，第五晶体管M5的第二极连接第六晶体管M6的栅极；第六晶体管M6的第一极连接第一电源VDD和第三晶体管M3的第一极，第六晶体管M6的第二极连接下拉节点PD。第四子模块32包括第七晶体管M7、第八晶体管M8、第十晶体管MlO和第^^一晶体管Ml I，第十晶体管MlO的栅极和第七晶体管M7的第一极均连接上拉节点I3U ;第十晶体管MlO的第一极、第七晶体管M7的栅极、第八晶体管M8的栅极和第^^一晶体管Mll的栅极均连接下拉节点H);第十晶体管MlO的第二极、第七晶体管M7的第二极、第八晶体管M8的第二极和第^^一晶体管Mll的第二极均连接第二电源VSS ;第八晶体管M8的第一极连接第九晶体管M9的第二极、第四晶体管M4的第二极和传递信号输出端OUTl ;第i^一晶体管Mll的第一极连接第三晶体管M3的第二极和移位寄存器的输出端0UT2。
[0062]其中，第二电源VSS为直流电源，且第一电源VDD的电压高于第二电源VSS的电压。第二时钟信号和第二电源VSS能够联合控制第三子模块31和第四子模块32对移位寄存器输出的信号Gn和移位寄存器输出的传递信号VZ进行稳定下拉，有效减少移位寄存器的输出噪声。
[0063]本实施例中，第一时钟信号端CLK输出的第一时钟信号和第二时钟信号端CLKB输出的第二时钟信号相反。
[0064]本实施例中，触发复位模块I包括触发子模块11和复位子模块12，触发子模块11和复位子模块12连接于上拉节点PU，触发子模块11连接第三电源VDF，复位子模块12连接第四电源VDB。触发子模块11用于根据起始信号输入端输入的起始信号INPUT对上拉模块2触发。复位子模块12用于根据复位信号输入端输入的复位信号RESET对上拉模块2复位。
[0065]本实施例中，触发子模块11包括第一晶体管Ml，第一晶体管Ml的栅极连接起始信号输入端，第一晶体管Ml的第一极连接第三电源VDF，第一晶体管Ml的第二极连接上拉节点PU。复位子模块12包括第二晶体管M2，第二晶体管