M2的栅极连接复位信号输入端，第二晶体管M2的第一极连接上拉节点PU，第二晶体管M2的第二极连接第四电源VDB。
[0066]其中，第三电源VDF和第四电源VDB均为直流电源，且第三电源VDF的电压高于第四电源VDB的电压。起始信号INPUT和第三电源VDF能够联合对上拉节点I3U的电位进行上拉，以使移位寄存器的输出端OUT2输出栅极驱动信号Gn，并使移位寄存器的传递信号输出端OUTl输出传递信号TL。复位信号RESET和第四电源VDB能够联合对上拉节点I3U的电位进行下拉，以使移位寄存器的输出端0UT2不再输出栅极驱动信号Gn，并使移位寄存器的传递信号输出端OUTl不再输出传递信号TL。
[0067]基于移位寄存器的上述结构，本实施例还提供一种该移位寄存器的驱动方法，该驱动方法具体包括:如图6所示，
[0068]第一阶段，触发复位模块根据起始信号输入端输入的起始信号INPUT对上拉模块触发，上拉模块对移位寄存器的输出端0UT2输出的信号Gn上拉。
[0069]在该阶段，起始信号INPUT为高电平，第一时钟信号端CLK输出的信号为低电平，第二时钟信号端CLKB输出的信号为高电平，第一晶体管Ml打开，对上拉节点I3U充电；随着上拉节点PU充电过程中的电位升高，第三晶体管M3处于半开启状态，移位寄存器的输出端0UT2有一定的输出功能。第五晶体管M5和第六晶体管M6打开，对下拉节点H)充电；因为上拉节点PU充电过程中的电位升高，所以将第十晶体管MlO打开，随之第二电源VSS将下拉节点ro的电位拉低。在第一阶段(即上拉的初始阶段)将下拉节点ro的电位拉低，能使下拉模块中的第七晶体管M7、第八晶体管M8和第十一晶体管Mll均保持关闭，即下拉模块在该阶段不工作，从而使该移位寄存器的输出端0UT2输出的信号Gn在上拉的初始阶段不会受下拉模块中电路的影响，进而能够确保移位寄存器的输出端0UT2稳定输出。
[0070]第二阶段，第一电容Cl在该阶段提升上拉节点I3U的电位，上拉模块继续对移位寄存器的输出端OUT2输出的信号上拉，同时，所述上拉模块对传递信号输出端输出的信号Gn上拉。
[0071]在该阶段，起始信号INPUT为低电平，第一时钟信号端CLK输出的信号为高电平，第二时钟信号端CLKB输出的信号为低电平，通过第一电容Cl的自举效应，上拉节点I3U的电位继续拉升，第三晶体管M3完全打开，移位寄存器的输出端OUT2输出的信号Gn为高电平(该高电平的输出信号Gn为显示装置中的其中一条扫描线提供栅极驱动信号)。同时，第四晶体管M4打开，传递信号输出端OUTl输出的传递信号VZ为高电平，该传递信号VZ能够起到使本级移位寄存器与上一级移位寄存器和下一级移位寄存器之间进行移位传递的功能。与此同时，第十晶体管MlO继续打开，使下拉节点H)维持低电平。同样地，在第二阶段(即继续上拉阶段)使下拉节点ro的电位维持拉低，能使下拉模块中的第七晶体管M7、第八晶体管M8和第十一晶体管Mll均保持关闭，即下拉模块在该阶段不工作，从而使该移位寄存器的输出端0UT2输出的信号Gn在上拉的初始阶段不会受下拉模块中电路的影响，进而能够确保移位寄存器的输出端0UT2稳定输出。
[0072]第三阶段，触发复位模块根据复位信号输入端输入的复位信号RESET对上拉模块复位，下拉模块对移位寄存器的输出端0UT2输出的信号Gn和传递信号输出端OUTl输出的信号VZ下拉；在该阶段，去噪模块对传递信号输出端OUTl输出的传递信号VZ去噪。
[0073]在该阶段，起始信号INPUT保持低电平，第一时钟信号端CLK输出的信号为低电平，第二时钟信号端CLKB输出的信号为高电平，复位信号RESET为高电平，第二晶体管M2打开，第四电源VDB将上拉节点I3U的电位拉低；第三晶体管M3和第十晶体管MlO关闭，同时，第五晶体管M5和第六晶体管M6打开，下拉节点H)变为高电平；继而第七晶体管M7、第八晶体管M8和第^^一晶体管Ml I打开；第七晶体管M7将上拉节点I3U的电位进一步拉低，第八晶体管M8将传递信号输出端OUTl输出的传递信号VZ下拉为低电平，第十一晶体管Mll将移位寄存器输出端0UT2输出的信号Gn下拉为低电平。
[0074]在该阶段，上拉节点I3U的电位由高电平跳变为低电平时，第一电容Cl的第一端的电位降低，根据电容的充放电原理，第一电容Cl的第二端的电位也降低，从而使第九晶体管M9关闭；第九晶体管M9关闭后，能够切断第一电容Cl在上拉节点I3U跳变时产生的耦合效应到达传递信号输出端OUTl的路径，从而能够避免第一电容Cl的耦合效应使传递信号输出端OUTl输出的传递信号VZ产生尖刺等噪声，进而确保了移位寄存器移位传递信号VZ的稳定性。
[0075]至此，该移位寄存器输出栅极驱动信号的过程结束。后续在除该移位寄存器以外的其他移位寄存器的工作过程中，只需要保持该移位寄存器持续输出低电平信号即可。后续保持该移位寄存器持续输出低电平信号的过程具体为:
[0076]在紧接着第三阶段的第四阶段，起始信号INPUT保持低电平，第一时钟信号端CLK输出的信号为高电平，第二时钟信号端CLKB输出的信号为低电平，复位信号RESET为低电平，由于第五晶体管M5的栅极与第一极连接，使第五晶体管M5具有锁存的作用，第六晶体管M6保持开启，此时，下拉节点H)仍为高电平，第七晶体管M7、第八晶体管M8和第^^一晶体管Mll保持开启，使移位寄存器的输出端0UT2输出的信号Gn和传递信号输出端OUTl输出的传递信号VZ均保持低电平。
[0077]在第五阶段，起始信号INPUT保持低电平，第一时钟信号端CLK输出的信号为低电平，第二时钟信号端CLKB输出的信号为高电平，复位信号RESET为低电平，第五晶体管M5和第六晶体管M6保持开启；下拉节点H)为高电平，第七晶体管M7、第八晶体管M8和第^^一晶体管Ml I保持开启，使移位寄存器的输出端0UT2输出的信号Gn和传递信号输出端OUTl输出的传递信号VZ均保持低电平。
[0078]在第四阶段和第五阶段，第二时钟信号和第一电源VDD能够联合控制移位寄存器获得更加稳定的下拉控制信号，从而有效减少移位寄存器的输出噪声。
[0079]通过顺序完成上述阶段使移位寄存器完成移位寄存功能，能够使移位寄存器提供更加稳定的输出信号Gn和传递信号TL.
[0080]需要说明的是，本实施例中，第三电源VDF的电压也可以低于第四电源VDB的电压，这时，在复位信号输入端输入起始信号INPUT，在起始信号输入端输入复位信号RESET，如此能实现级联的移位寄存器电路的扫描反转，即级联的移位寄存器电路从显示面板的最后一行(即尾行)开始扫描，直至扫描至第一行(即首行)结束。
[0081]实施例2:
[0082]本实施例提供一种移位寄存器，与实施例1不同的是，如图7和图8所不，去噪模块4包括第九晶体管M9，第九晶体管M9的第一极连接第一电容Cl的第二端，第九晶体管M9的栅极和第二极连接传递信号输出端OUTl和下拉模块3。
[0083]当传递信号输出端OUTl的电位由高电平向低电平跳变时，第九晶体管M9关断，从而切断了第一电容Cl的耦合效应到达传递信号输出端OUTl的路径，进而避免了第一电容Cl的耦合效应对传递信号输出端OUTl输出的传递信号的影响，确保传递信号不会产生尖刺等噪声，最终确保了移位寄存器级间移位传递信号的稳定性。
[0084]本实施例中移位寄存器的其他结构及驱动方法与实施例1中相同，此处不再赘述。
[0085]本实施例中移位寄存器的去噪模块4同样在驱动方法的第三阶段对传递信号输出端OUTl输出的传递信号VZ去噪，但具体的去噪过程与实施例1不同，基于本实施例中去噪模块4的上述电路连接，本实施例中去噪模块4的具体去噪过程为:
[0086]在第三阶段，起始信号INPUT保持低电平，第一时钟信号端CLK输出的信号为低电平，第二时钟信号端CLKB输出的信号为高电平，复位信号RESET为高电平，第二晶体管M2打开，第四电源VDB将上拉节点I3U的电位拉低；第三晶体管M3和第十晶体管MlO关闭，同时，第五晶体管M5和第六晶体管M6打开，下拉节点H)变为高电平；继而第七晶体管M7、第八晶体管M8和第^^一晶体管Mll打开；第七晶体管M7将上拉节点I3U的电位进一步拉低，第八晶体管M8将传递信号输出端OUTl输出的传递信号VZ下拉为低电平，从而使第九晶体管M9关闭；第九晶体管M9关闭后，能够切断第一电容Cl在上拉节点I3U跳变时产生的耦合效应到达传递信号输出端OUTl的路径，从而能够避免第一电容Cl的耦合效应使传递信号输出端OUTl输出的传递信号VZ产生尖刺等噪声，进而确保了移位寄存器移位传递信号VZ的稳定性。
[0087]实施例1-2的有益效果:实施例1-2中所提供的移位寄存器，通过设置去噪模块，使该移位寄存器在