一种移位寄存器、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示装置。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理装置等。液晶显示器包括数据驱动装置(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array, GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(1C，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提尚了广能和良率。
[0004]现有的栅极驱动装置通常由多个级联的移位寄存器构成，各级移位寄存器中包括有多个开关晶体管。当在大面积制备时导致各级移位寄存器中的开关晶体管的特性不一致时，尤其是阈值电压不一致时，会造成有的移位寄存器错误输出。
[0005]因此如何拓宽移位寄存器对开关晶体管的阈值电压的要求，是本领域技术人员亟需解决的技术问题。
【发明内容】
[0006]本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用于拓宽移位寄存器对开关晶体管的阈值电压的要求。
[0007]因此，本发明实施例提供的一种移位寄存器，包括:第一输入模块、第二输入模块、驱动控制模块和输出控制模块；其中，
[0008]所述第一输入模块的第一输入端用于接收输入信号，第二输入端用于接收第一时钟信号，输出端与第一节点相连；所述第一输入模块用于在所述第一时钟信号为低电位时将所述输入信号提供给所述第一节点；
[0009]所述第二输入模块的第一输入端用于接收低电位信号，第二输入端用于接收所述第一时钟信号，输出端与第二节点相连；所述第二输入模块用于在所述第一时钟信号为低电位时将所述低电位信号提供给所述第二节点；
[0010]所述驱动控制模块的第一输入端用于接收所述第一时钟信号，第二输入端用于接收第二时钟信号，第三输入端用于接收第一高电位信号，第四输入端用于接收第二高电位信号，第一信号端与第一节点相连，第二信号端与第二节点相连，第一输出端与所述移位寄存器的级联信号输出端相连，第二输出端与第三节点相连；所述驱动控制模块用于在所述输入信号为低电位时拉低所述第一节点和所述第二节点的电位，拉高所述级联信号输出端和所述第三节点的电位；在第一预设阶段拉低所述第一节点、所述级联信号输出端和所述第三节点的电位，拉高所述第二节点的电位；在第二预设阶段拉高所述第一节点、所述级联信号输出端和所述第三节点的电位，拉低所述第二节点的电位；所述第一预设阶段为所述输入信号由低电位变为高电位之后所述第二时钟信号第一次为低电位时的阶段，所述第二预设阶段为除了所述第一预设阶段之外的所述输入信号为高电位时的阶段；
[0011]所述输出控制模块的第一输入端与所述第三节点相连，第二输入端用于接收所述低电位信号，第三输入端用于接收第一高电位信号，输出端与所述移位寄存器的驱动信号输出端相连；所述输出控制模块用于在第三节点的电位为低电位时，将所述第一高电位信号提供给所述驱动信号输出端，或在所述第三节点的电位为高电位时，将所述低电位信号提供给所述驱动信号输出端。
[0012]具体地，在本发明实施例提供的上述移位寄存器中，所述第二高电位信号的电位大于所述第一高电位信号的电位，所述第一时钟信号与所述第二时钟信号相位相反，且当所述输入信号为低电位时，所述第一时钟信号为低电位。
[0013]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述驱动控制模块，具体包括:第一控制单元和第二控制单元；其中，
[0014]所述第一控制单元的第一端用于接收所述第一时钟信号、第二端用于接收所述第二时钟信号、第三端用于接收所述第一高电位信号、第四端用于接收所述第二高电位信号，第五端与所述第一节点相连、第六端与所述第二节点相连，第七端与所述第三节点相连；所述第一控制单元用于:在所述第一时钟信号为低电位且所述第一节点的电位为低电位时，拉低所述第二节点的电位；在所述第一预设阶段拉低所述第一节点的电位，拉高所述第二节点的电位；在所述第二预设阶段拉高所述第一节点的电位，拉低所述第二节点的电位；
[0015]所述第二控制单元的第一端用于接收所述第二时钟信号、第二端用于接收所述第一高电位信号、第三端用于接收所述第二高电位信号，第四端与所述第一节点相连、第五端与所述第二节点相连、第六端与所述级联信号输出端相连，第七端与所述第三节点相连；所述第二控制单元用于:在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点；在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点。
[0016]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制单元，具体包括:节点控制子模块，电压保持子模块和电压下拉子模块；其中，
[0017]所述节点控制子模块的第一端用于接收所述第一时钟信号，第二端用于接收所述第二时钟信号，第三端用于接收第一高电位信号，第四端与所述第一节点相连，第五端与所述第二节点相连；所述节点控制子模块用于在所述第一预设阶段拉高所述第二节点的电位，在所述第一节点的电位为低电位且所述第一时钟信号为低电位时，拉低所述第二节点的电位，在所述第二节点的电位为低电位且所述第二时钟信号为低电位时，拉高所述第一节点的电位；
[0018]所述电压下拉子模块的一端与所述第一节点相连，另一端与所述第三节点相连，用于在所述第一预设阶段进一步拉低所述第一节点的电位；
[0019]所述电压保持子模块的一端与所述第二节点相连，另一端用于接收所述第二高电位信号，所述电压保持子模块用于在所述第二预设阶段、且所述第二输入模块和所述节点控制子模块均不向所述第二节点输出信号时，保持所述第二节点的电位为上一阶段时的电位。
[0020]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点控制子模块具体包括:第一开关晶体管、第二开关晶体管和第三开关晶体管；其中，
[0021]所述第一开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第一时钟信号，漏极与所述第二节点相连；
[0022]所述第二开关晶体管，其栅极与所述第二节点相连，源极用于接收所述低电位信号，漏极与所述第三开关晶体管的源极相连；
[0023]所述第三开关晶体管，其栅极用于接收所述第二时钟信号，漏极与所述第一节点相连。
[0024]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述电压保持子模块具体包括:第一电容；其中，
[0025]所述第一电容的一端与所述第二节点相连，所述第一电容的另一端用于接收所述第二高电位信号。
[0026]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述电压下拉子模块具体包括:第二电容；其中，
[0027]所述第二电容的一端与所述第一节点相连，所述第二电容的另一端与所述第三节点相连。
[0028]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制单元，具体包括:上拉控制子模块和下拉控制子模块；其中，
[0029]所述上拉控制子模块的第一端与所述第二节点相连，第二端用于接收所述第一高电位信号，第三端用于接收所述第二高电位信号，第四端与所述级联信号输出端相连，第五端与所述第三节点相连；所述上拉控制子模块用于在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点；
[0030]所述下拉控制子模块的第一端与所述第一节点相连，第二端用于接收所述第二时钟信号，第三端与所述级联信号输出端相连，第四端与所述第三节点相连；所述下拉控制子模块用于在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点。
[0031]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉控制子模块具体包括:第四开关晶体管和第五开关晶体管；其中，
[0032]所述第四开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第一高电位信号，漏极与所述级联信号输出端相连；
[0033]所述第五开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二高电位信号，漏极与所述第三节点相连。
[0034]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉控制子模块具体包括:第六开关晶体管和第七开关晶体管；其中，
[0035]所述第六开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述级联信号输出端相连；
[0036]所述第七开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述第三节点相连。
[0037]在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出控制模块，具体包括:节点上拉单元、节点下拉单元、上拉输出单元和下拉输出单元；其中，
[0038]所述节点上拉单元的第一端与所述第三节点相连、第二端用于接收所述第一高电位信号，第三端与第四节点相连；所述节点上拉单元用于在所述第三节点的电位为低电位时，将所述第一高电位信号提供给所述第四节点；
[0039]所述节点下拉单元的第一端与所述第四节点相连，第二端用于接收所述低电位信号，第三端用于接收所述第二时钟信号，第四端用于接收所述第一时钟信号；所述节点下拉单元用于在所述第一时钟信号为低电位时，将所述低电位信号提供给所述第四节点，在第二预设阶段且所述第二时钟信号为低电位时进一步拉低所述第四节点的电位；
[0040]所述上拉输出单元的第一端与所述第三节点相连，第二端用于接收所述第一高电位信号，第三端与所述驱动信号输出端相连；所述上拉输出单元用于在所述第三节点的