0_L、选择单元1840与加法/减法单元1850。
[0170]图18的地址发生电路可以附加地锁存冗余控制信号REDC〈0:L>，不像图9中所述的地址发生电路。冗余控信号REDC〈0:L>可以当对应于输入地址ΙΑ〈0:Ν>的字线被冗余字线所替代时被使能，并且当对应于输入地址ΙΑ〈0:Ν>的字线未被冗余字线所替代时被禁止。在目标刷新周期的第二刷新操作期间使用冗余控制信号REDC〈0:L>，地址发生电路可以将所述目标地址0UT_0〈0: N>至0UT_L〈0: N>的值更新至加/减地址ASA〈0: N>，或保持所述目标地址0UT_0〈0:N>至0UT_L〈0:N>至部分反相输入的地址ΙΑ〈0:Ν>，其除了 LSB IA〈N>之外相同于输入地址ΙΑ〈0:Ν>。
[0171]在图18的地址发生电路中，所述第一锁存单元1820_0至1820_L与所述第二锁存单元1830_0至1830_L可以附加地锁存冗余控制信号REDC〈0:L>，并且基于锁存的冗余控制信号REDC〈0:L>来确定是否将第二锁存单元1830_0至1830_L的目标地址0UT2_0〈0:N>至0UT2_L〈0:N>更新至加/减地址ASA〈0:N>。因此，地址发生电路不需要所述第三锁存器940_0至940_L，不像图9所述的地址发生电路。因此，地址发生电路可以减小电路面积、同时支持与参照图9所描述的地址发生电路相同的操作。
[0172]锁存控制单元1810可以产生用以控制多个第一锁存单元1820_0至1820_L与多个第二锁存单元1830_0至1830_L的信号LAT1〈0:L>、LAT2<0:L>与UP〈0:L>。当锁存信号LAT被使能时，锁存控制单元1810可以使能第一控制信号LAT1〈0:L>之中的对应于被使能的选择信号SEL〈0:L>的第一控制信号LATA1〈0:L>中。锁存控制单元1810可以维持第二控制信号LAT2〈0:L>的使能，并且在目标新信号TR使能的周期中禁止第二控制信号LAT2<0:L>o
[0173]在目标刷新信号TR使能的周期中，当第二刷新信号REF2〈L>第一次被使能之后而对应的冗余控制信号REDC2〈0:L>禁止时，锁存控制单元1810可以使能所述更新信号UP<0:L>o此外，当对应的冗余控制信号REDC2〈0:L>被使能时，锁存控制单元1810可以禁止所述更新信号UP〈0:L>。
[0174]所述第一锁存单元1820_0至1820_L可以反相输入地址ΙΑ〈0:Ν>的一部分(例如，输入地址ΙΑ〈0:Ν>的最低有效位(LSB) IA〈N>)，锁存部分反相的输入地址ΙΑ〈0:Ν>与对应于该输入地址IA〈0:N>的冗余控制信号REDC〈0: L>，并且当对应的第一控制信号LAT1〈0: L>被使能时，输出被锁存的地址与冗余控制信号REDC〈0:L>作为第一输出地址0UT1_0〈0:N>至0UT1_L<0:N> 与冗余控制信号 REDC1〈0:L>。
[0175]第二锁存单元1830_0至1830_L可以接收对应于第一锁存单元1820_0至1820_L的所述输出0UT1_0〈0:N>至0UT1_L〈0:N>与REDC1〈0:L>，锁存被接收的地址与所述冗余控制信号REDC〈0:L>，并且在对应的第二控制信号LAT2〈0:L>被使能的周期中输出被锁存的地址与冗余控制信号REDC〈0:L>作为第二输出地址0UT2_0〈0:N>至0UT2_L〈0:N>与冗余控制信号REDC2〈0: L>。对应的第二控制信号LAT2〈0: L>被禁止的周期中，第二锁存单元1830_0至1830_N可以维持锁存值，其未接收所述输出0UT1_0〈0:N>至0UT1_L〈0:N>与对应第一锁存单元1820_0至1820_L的REDC1〈0:L>。当对应的更新信号UP〈0:L>被使能时，所述第二锁存单元1830_0至1830_L可以接收与锁存自加法/减法单元186所输出的加/减地址 ASA〈0:N>。
[0176]图18中的各第一锁存单元1820_0至1820_L可以相同于参照图12与图13所述的第一锁存单元1220，并且各第二锁存单元1830_0至1830_L可以相同于参照图12和图14所述的第二锁存单元1230。
[0177]选择单元1840与加法/减法单元1850可以相同于参照图9中所述的选择单元950与加法/减法单元960。
[0178]在存储器件中，于目标刷新操作期间，各第二输出地址0UT2_0〈0: N>至0UT2_L<0:N>可以为用以选择对应的存储体的字线的目标地址，或可以为用以控制对应的存储体的冗余操作的地址。在目标刷新周期的第一刷新操作期间，各第二输出地址0UT2_0〈0:N>至0UT2_L〈0: N>可以为对应的存储体的部分反相的输入地址IA〈0: N>。此外，在目标刷新周期的第二刷新操作期间，当对应的存储体未执行冗余操作时，各第二输出地址0UT2_0〈0:N>至0UT2_L〈0: N>可以为加/减地址ASA〈0: N>，并且当对应的存储体执行冗余操作时，可以为部分反相的输入地址ΙΑ〈0:Ν>。
[0179]换句话说，在目标刷新周期的第一刷新操作期间，第二输出地址或目标地址0UT2_0<0:N>至0UT2_L〈0:N>可以为输入至对应的锁存单元1820_0至1820_L的部分反相的输入地址ΙΑ〈0:Ν>。此外，在目标刷新周期的第二刷新操作期间，当被锁存的冗余操作信号REDC2〈0: N>中对应的一个被禁止时，所述目标地址0UT2_0〈0: N>至0UT2_L〈0: N>可以为加/减地址ASA〈0:N>，并且当被锁存的冗余操作信号REDC2〈0:N>中对应的一个被使能时，可以为输入至对应的第一锁存单元1820_0至1820_L的部分反相的输入地址ΙΑ〈0:Ν>。
[0180]图19为图18中所示的锁存控制单元1810的框图。
[0181]参考图19，锁存控制单元1810可以包括第一控制信号发生器1910、第二控制信号发生器1920、预更新信号发生器1930与更新信号发生器1940。
[0182]当锁存信号LAT被使能时，在预设周期期间，第一控制信号发生器1910可以使能第一控制信号，该第一控制信号对应于所述选择信号SEL〈0:L>中的被使能的选择信号。该预定周期可以对应至用于稳定地锁存输入地址ΙΑ〈0:Ν>与冗余控制信号REDC〈0:L>所需的时间。
[0183]第二控制信号发生器1920可以产生被使能的第二控制号LAT2〈0:L>，并且在目标刷新信号TR被使能的周期中禁止所述第二控制号LAT2〈0:L>。
[0184]当目标刷新信号TR被使能之后而第二刷新信号REF2〈L>第一次被使能时，预更新信号发生器1930可以响应于所述选择信号REF2〈0:L>而依序地使能多个预更新信号PRE_UP<0:L>o更具体地，当第二刷新信号REF2〈L>第一次被使能而然后被禁止时，预更新信号发生器1930可以响应于预定时间之后被依序地使能的选择信号REF2〈0:L>而依序地使能所述预更新信号PRE_UP〈0: L>。
[0185]当对应的冗余控制信号REDC2〈0:L>被禁止时，更新信号发生器1940可以传输所述预更新信号PRE_UP〈0:L>作为对应的更新信号UP〈0:L>，或当对应的冗余控制信号REDC2〈0: L>被使能时，阻止所述预更新信号PRE_UP〈0: L>并禁止对应的更新信号UP〈0: L>。
[0186]图20为根据本发明一实施例的存储器件的框图。
[0187]参考图20，存储器件可以包括命令输入单元2010、地址输入单元2020、命令解码器2030、地址计数单元2040、地址发生单元2050、控制单元2060、存储体地址解码单元2070与多个存储体ΒΚ0至BKL。各存储体ΒΚ0至BKL可以对应于图16的单元阵列1670。
[0188]参考图18至图20，命令输入单元2010、地址输入单元2020、命令解码器2030与地址计数单元2040可以相同于参考图16所述的命令输入单元1610、地址输入单元1620、命令解码器1630与地址计数单元1640。
[0189]地址输入单元2020还可以将用于选择多个存储体ΒΚ0至BKL中的一个或更多个的存储体地址ΒΑ〈0:Ρ>传输至控制单元2060与存储体地址解码单元2070。此外，地址计数单元2040可以每当第一刷新信号REF1〈L>被使能(第一刷新信号REF1〈L>是所述第一刷新信号REF1〈0:L>中最后被使能的)时将计数地址CTA〈0:N>的值增大1。
[0190]图18中的第一锁存单元1820_0至1820_L与第二锁存单元1830_0至1830_L可以分别对应于多个存储体ΒΚ0至BKN，以及锁存并产生用于对应的存储体操作所需的地址与冗余控制信号。
[0191]存储体地址解码单元2070可以解码存储体地址ΒΑ〈0:Ρ>并且产生选择信号SEL〈0:L>。所述选择信号SEL〈0:L>可以对应于参考图18所述的选择信号SEL〈0:L>。
[0192]当锁存信号LAT被使能时，地址发生单元2050可以反相输入地址ΙΑ〈0:Ν>的部分或输入地址ΙΑ〈0:Ν>的LSB IA〈N>，并且响应于锁存信号LAT而经由所述第一锁存单元1820_0至1820_L之中被选中一个来锁存部分反相的输入地址ΙΑ〈0:Ν>和对应于该输入地址ΙΑ〈0:Ν>的冗余控制信号REDC〈0:L>，并且在目标刷新信号TR被使能的周期中产生目标地址0UT2〈0:N>。地址发生单元2050可以相同于参考图18所述的地址发生电路。
[0193]除去控制电路2060执行用于所述第二输出地址0UT2_0〈0:N>至0UT2_L〈0:N>的冗余操作之外，控制单元2060可以相同于参考图10所述的存储器件的控制电路1060。
[0194]图21为图20中所示的控制单元2060的框图。
[0195]参考图21，控制单元2060可以包括刷新控制器2110、目标刷新控制器2120、存储体选择器2130、多个冗余控制部2140_0至2140_L、多个字线控制部2150_0至2150_L与多个选择器2160_0至2160_L。
[0196]由于图21的控制单元2060不接收第三输出地址0UT3_0〈0: N>至0UT3_L〈0: N> (不像参考图11所述的控制单元1060)，控制单元2060可以包括选择器2160_0至2160_L中的仅仅一种，并且经由所述选择器2160_0至2160_L所选择的地址SA_0〈0:N>至SA_L〈0:N>可以被分别地输入至所述冗余控制部2140_0至2140_L与所述字线控制部2150_0至2150_Lo所述多个字线控制部2150_0至2150_L与所述多个选择器2160_0至2160_L可以分别地接收相同的地址SA_0〈0:N>至SA_L〈0:N>，并且执行参考图11所述的操作。
[0197]图21的控制单元2060的刷新控制器2110、目标刷新控制器2120与存储体选择器2130可以相同于参考图11所述的刷新控制器1110、目标刷新控制器1120与存储体选择器1130ο
[0198]根据本发明的一实施例，地址发生电路与存储器件可以锁存激活地址并产生目标刷新操作被执行时所使用的地址，以防止存储器单元数据的损坏。
[0199]此外，根据是否执行冗余操作，地址发生电路与存储器件可以维持锁存地址或更新锁存地址为加/减值，由此减小电路面积和用以产生目标刷新操作时所使用的地址所需的锁存器的数量。
[0200]虽然出于说明的目的在此已叙述多种实施例，对本领域技术人员而言显然的是可以在不脱离本发明的精神与下述的权利要求范围的情况下进行各种变化与修改。
[0201 ] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0202]技术方案1.一种地址发生电路，包括:
[0203]第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
[0204]第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
[0205]第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；以及
[0206]加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址。
[0207]技术方案2.如技术方案1所述的地址发生电路，其中，所述输入地址的部分包括所述输入地址的最低有效位。
[0208]技术方案3.如技术方案2所述的地址发生电路，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
[0209]技术方案4.如技术方案1所述的地址发生电路，其中，所述第二锁存单元的地址为用于目标刷新操作的目标地址。
[0210]技术方案5.—种存储器件，包括:
[0211 ] 单元阵列，包括多个字线以及多个冗余字线；
[0212]第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
[0213]第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
[0214]第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；
[0215]加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址；以及
[0216]控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新与所述第二锁存单元中被锁存的地址和所述第三锁存单元中被锁存的地址相对应的字线或冗余字线，
[0217]其中，当所述单元阵列被刷新时，所述计数地址会改变。
[0218]技术方案6.如技术方案5所述的存储器件，其中，所述输入地址的部分包括所述输入地址的最低有效位。
[0219]技术方案7.如技术方案6所述的存储器件，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位而向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
[0220]技术方案8.如技术方案5所述的存