MC1、MC2分别能够保持单元数据“1”(低阈值电压状态；阈值电压小于消除校验电平的状态)或者单元数据“0”(高阈值电压状态；阈值电压为消除校验电平以上的状态)。
[°09°]如图6(a)所示，双单元数据“0”是正单元MCI保持单元数据“0”、负单元MC2保持单元数据“1”的状态。如图6(b)所示，双单元数据“1”是正单元MCI保持单元数据“1”、负单元MC2保持单元数据“0”的状态。如图6(c)所示，双单元的正单元MCI以及负单元MC2均保持单元数据“1”的状态是初始化状态，双单元数据成为变量。
[0091]将从双单元数据“0”的状态以及双单元数据“1”的状态设成初始化状态称为双单元数据的消除。在双单元数据的消除时，暂且进行将正单元MC1与负单元MC2这两者的单元数据设成“0”的处理(称为预写)之后，施加消除脉冲而进行将这两者的单元数据设成“1”的处理。进行较弱的写入(在下面称为预写)。预写是指针对正单元MCI与负单元MC2这两者进行较弱的写入(使阈值电压在一定程度上增加)。实施预写的目的是为了减小正单元MCI与负单元MC2之间的消除压力(s tr e s s)的波动，抑制保留(Re tent i on)特性恶化。在预写时，提供比图5所示的通常的正常写入(提高Vth)时的电压小的电压，以避免预写的压力大于正常写入的压力。
[0092]图7(a)是示出消除双单元数据“0”时的序列的图。
[0093]如图7(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态，但在消除前，由于正单元MCI的阈值电压Vth大于负单元MC2的阈值电压Vth，因此可以设想到在消除后也维持该关系的可能性。如果在该关系的状态下实施读取，则尽管在初始状态下，正单元MCI与负单元MC2的阈值电压Vth之间仍存在差，因此存在如下的可能性，即读取出不是变量值而是实质上与紧接在前的双单元数据“0”相等的数据“0”。
[0094]图7(b)是示出消除双单元数据“1”时的序列的图。
[0095]如图7(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态，但在消除前，负单元MC2的阈值电压Vth大于正单元MCI的阈值电压Vth，因此可以设想到在消除后也维持该关系的可能性。如果在该紧接在前的双单元数据状态下实施读取，则尽管在初始状态下，正单元MCI与负单元MC2的阈值电压Vth之间仍存在差，因此存在如下的可能性，即读取出不是变量值而是实质上与紧接在前的双单元数据“1”相等的数据“1”。
[0096]尽管如上所述地进行了消除，如果每次读取时仍以较高的概率读取出与紧接在前的双单元数据相等的数据而不是数据不确定的变量值的话，则有可能在安全性上造成问题。本申请的发明人以解决存在这样的可能性的问题为目的，进行了检测消除脉冲施加时(降低阈值电压Vth)的对位线BL提供的电压与消除速度的关系的实验。其结果是，获得阈值电压Vth减少的速度根据对位线BL提供的电压而不同这样的结果。发明人推测该现象是由于伴随着单元的微型化而漏极侧的电场对存储器栅极MG下方的电场造成影响。
[0097]作为实验结果的一个例子，如图8所示，获得对位线BL提供的电压越小则阈值电压Vth减少的速度越快这样的结果。
[0098]图9(a)是示出在使与正单元MCI连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。
[0099]如图9(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在双单元数据消除前，正单元MCI的阈值电压Vth大于负单元MC2的阈值电压Vth。但是，正单元MCI的消除速度(S卩，阈值电压Vth减少的速度)比负单元MC2更快，因此在消除后该关系反转。如果在该状态下实施读取，则读取出与紧接在前的双单元数据“0”不同的“1”。
[0100]图9(b)是示出在使与正单元MCI连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。
[0101]如图9(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在数据消除前，负单元MC2的阈值电压Vth大于正单元MCI的阈值电压
Vtho
[0102]正单元MCI的消除速度(S卩，阈值电压Vth减少的速度)比负单元MC2更快，因此在消除后也维持该关系，如果在该状态下实施读取，则读取出紧接在前的双单元数据“1”。
[0103]这样一来，能够使得不论在双单元数据为“0”时还是“1”时，在双单元数据消除后都读取“1”，而无法确定所保持的双单元数据。
[0104]在图4中代表性地示出的双单元的存储器单元MC1、MC2中，存储器栅极MG与共用的存储器栅极选择线MGL连接，控制栅极CG与共用的字线WL连接。实际上是大量的双单元进行矩阵配置，按行方向的排列单位与对应的存储器栅极选择线MGL以及字线WL连接。
[0105]存储器单元MC1、MC2按列单位与副位线SBL连接，经由副位线选择器20而与写入系统主位线WMBL连接。多个副位线SBL通过副位线选择器20而分级化并分别连接于各写入系统主位线WMBLο将对副位线SBL进行分级化而获得的单位称为内存垫(memory mat)。源极线SL与接地电压Vss连接。存储器单元MCI的副位线SBL针对每个内存垫而经由读取列选择器22与分级感测放大器SA的一个输入端子连接。存储器单元MC2的副位线SBL针对每个内存垫而经由读取列选择器22与分级感测放大器SA的另一个输入端子连接。
[0106]字线WL通过第1行解码器(RDEC1)24来选择。存储器栅极选择线MGL以及副位线选择器20通过第2行解码器(RDEC2)25来选择。由第1行解码器24以及第2行解码器25进行的选择动作在读取访问中，依照对HACSP供给的地址信息等，在数据的写入动作以及初始化动作中，依照对LACSP供给的地址信息等。分级感测放大器SA的输出经由输出缓冲器(0BUF) 26而与高速总线HBUS的数据总线HBUS_D连接。
[0107]写入系统主位线WMBL设定为依照主位线电压控制电路51的锁存数据而选择性地流过写入电流。主位线电压控制电路51通过改写列选择器28来选择。由改写列选择器28选择出的改写系统主位线WMBL与校验感测放大器VSA连接。校验感测放大器VSA的输出以及主位线电压控制电路51连接到与外围总线PBUS的数据总线(PBUS_D)联系的输入输出电路(10BUF)29o
[0108]改写列选择器28通过列解码器(CDEC)30来选择。列解码器30的选择动作依照对LACSP供给的地址信息等。
[0109]电源电路(VPG)31生成在读取、写入、初始化中所需的各种动作电压。所生成的多个电压中的电源电压VDD是半导体装置内的除去在本说明书专门排除了的电压之外的M0S电路的电源电压(即，对PM0S晶体管的源极供给的电压以及对NM0S晶体管的漏极供给的电压)。
[0110]定时生成器(TMG) 32依照从CPU2等对HACSP供给的访问选通信号、从FSQC7对LACSP供给的访问指令等，生成规定内部动作定时的内部控制信号。
[0111]闪存存储器的控制部由FSQC7与定时生成器32构成。
[0112](双单元数据的读取)
[0113]图10是示出第2实施方式的双单元数据的读取系统、写入系统、消除系统的详细电路结构的图。作为写入系统的主位线而例示有WMBL_0P?丽BL_3P、WMBL_0N?丽BL_3N这8根，作为与此连接的内存垫而例示有1个内存垫。没有特别限制，作为副位线而配置有SBL_0P?SBL_7P、SBL_0N?SBL_7N，对1根写入系统主位线WMBL分配2根副位线SBL。
[0114]关于存储器单元MC1、MC2，对省略了图示的副位线SBL附加的参照标号中的数字下标表示双单元的列编号。字母下标P表示是与双单元的一个存储器单元MCI(正单元)连接的副位线，下标N表示是与双单元的另一个存储器单元MC2(负单元)连接的副位线。对写入主位线WMBL附加的参照标号中的字母下标P表示是与双单元的正单元MCI连接的写入主位线，下标N表示是与双单元的负单元MC2连接的写入主位线，数字下标表示对应的双单元的列编号中的较小一方的列编号。
[0115]对读取列选择器22进行开关控制的选择信号YR0N?YR7N选择双单元的列编号相等的一对副位线SBL，将选择出的正单元侧的副位线SBL_ i P与负单元侧的副位线SBL_ i N连接到分级感测放大器SA的差动输入端子。分级感测放大器SA在差动输入端子处分别具有电流源晶体管(未图示)，在读取动作中电流源晶体管被激活。如果在读取动作中通过字线来选择了双单元，则所选择出的双单元的正单元与负单元MC2依照所存储的双单元数据而互补地进行开关动作，由此在分级感测放大器SA的差动输入端子形成电位差。通过分级感测放大器SA对该电位差进行放大，对读取系统主位线RMBL输出该双单元的双单元数据。
[0116]根据上述双单元的列编号配置与由读取列选择器22进行的副位线的选择方式，在由读取列选择器22选择的一对副位线之间配置此时被设为非选择的另外的副位线。
[0117]读取系统放电电路40是根据放电信号DCR0、DCR1而选择性地将副位线SBL连接到接地电压Vss的电路，将通过副位线选择器20设为非选择的副位线SBL连接到接地电压Vss。
[0118](双单元数据的写入)
[0119]在主位线电压控制电路51P1、51Ni中，根据写入脉冲WPLS的脉冲宽度而流过写入电流。
[0120]在与对正单元分配的主位线WMBL_iP(i = 0?3)对应的主位线电压控制电路51Pi中，利用改写列选择器28选择并供给从数据总线非反相信号线PSL供给的写入数据。
[0121]在与对负单元MC2分配的主位线丽BL_iN(i=0?3)对应的主位线电压控制电路51M中，利用改写列选择器28选择并供给从数据总线PBUS_D向反相信号线NSL供给的反相写入数据。ENDT是针对信号线PSL、NSL的写入数据的输入栅极信号。
[0122]对正单元分配的主位线丽BL_iP(i = 0?3)经由改写列选择器28而共同连接于非反相校验信号线PVSL。对负单元MC2分配的主位线WMBL_iN(i = 0?3)经由改写列选择器28而共同连接于反相校验信号线NVSL。
[0123]对改写列选择器28进行开关控制的编写选择信号YW0?YW3将双单元的列编号相等的一对主位线丽此_」？、￥1此_」叫」=0?3中的任一个)连接到信号线?31^、呢1^，另外，将与其对应的主位线电压控制电路51P j、51N j连接到信号线PSL、NSL。
[0124]在写入动作中，将从数据总线入的写入数据作为互补数据而输入到信号线PSL、NSL，并锁存到由改写列选择器28选择的一对主位线电压控制电路51Pj、51Nj。主位线电压控制电路51Pj、51Nj中的一方锁存数据“1”，另一方锁存数据“0”。在与锁存数据“1”对应的主位线丽BL中，不流过来自源极线SL的写入电流，在与锁存数据“0”对应的主位线WMBL中，流过来自源极线SL的写入电流，由此，对所选择出的双单元的一个存储器单元写入单元数据“0”(即阈值电压Vth增加)，对另一个存储器单元写入单元数据“1”(即，阈值电压Vth不变化)。
[0125]在写入校验中，将选择了写入动作的双单元的存储信息读取到对应的一对主位线WMBL_jP、WMBL_jN(j = 0?3中的任一个)并通过改写列选择器28而传递到校验信号线PVSL、NVSL，在单端获得反相放大输出的校验感测放大器VSA_P、VSA_N中进行放大。另外，同样地通过改写列选择器28将在写入动作中储存了写入数据的主位线电压控制电路51Pj、51Nj的保持数据传递到信号线PSDL、NSL。通过“异或”门EX0R_P对校验感测放大器输出与信号线PSL的非反相写入数据的一致进行检测，能够验证正单元的数据写入状态。同样地，通过“异或”门EXOR_N对校验感测放大器VSA_N的输出与反相信号线NSL的反相写入数据的一致进行检测，能够验证负单元MC2的数据写入状态。针对“异或”门EXPR_P、EXOR__^输出，由“与”门AND取逻辑积，该逻辑积的结果成为针对1比特的写入数据的写入校验结果VRSLT。在写入数据是多个比特的情况下，针对多个比特量的“异或”门的全部输出来取逻辑积而获得校验结果。将校验结果VRSLT供给到闪存定序器7。
[0126]另外，校验感测放大器VSA_P、VSA_N的输出能够经由数据选择器SEL而选择性地输出到外围数据总线PBUS_D。该读取路径成为对在双单元中存储的负单元MC2的存储信息或者正单元MCI的存储信息进行单端放大并输出到外围数据总线PBUS_D的读取路径。
[0127]写入系统放电电路41是根据放电信号DCW0、DCW1而将主位线WMBL选择性地连接到接地电压Vss的电路，将通过改写列选择器28而设为非选择的主位线WBML连接到接地电压
Vsso
[0128]主位线电压控制电路51P0?51P3不仅在双单元数据的写入时(也包括预写)控制主位线WMBL_0P?WMBL_3P的电压，在双单元数据的消除脉冲施加时也控制主位线WMBL_0P?WMBL_3P的电压。主位线电压控制电路51N0?51N3不仅在双单元数据的写入时(包括预写)控制主位线丽BL_0N?WMBL_3N的电压，在双单元数据的消除脉冲施加时也控制主位线WMBL_0N ?WMBL_3N 的电压。
[0129](主位线电压控制电路)
[0130]图11是示出第2实施方式的主位线电压控制电路51Pi(i= 0?3)的结构的图。如图11所示，主位线电压控制电路51Pi具备置位部81、数据输入部82、数据保持部83、设定部84和反相器IV4。
[0131 ] 置位部81包括P沟道M0S晶体管P1和N沟道M0S晶体管N1W沟道M0S晶体管P1设置于电源电压VDD的线与节点NDP1之间。P沟道M0S晶体管P1的栅极接受反相锁存置位高电平信号/LSILN沟道M0S晶体管N1设置于节点NDP1与接地电压Vss的线之间。N沟道M0S晶体管N1的栅极接受正锁存置位低电平信号PLSL。
[0132]数据输入部82包括反相器IV1和开关SW1。反相器IV1接受锁存开关信号LSW。开关SW1接受由非反相信号线PSL传送来的非反相数据，通过锁存开关信号LSW以及反相器IV1的输出(即，锁存开关信号LSW的反相信号)来控制。开关SW1在锁存开关信号LSW为“H”电平时，将由非反相信号线PSL传送来的非反相数据传送到节点NDP1。
[0133]数据保持部83包括交替连接的反相器IV2与反相器IV3。
[0134]反相器IV2的输入以及反相器IV3的输出与节点NDP1连接，反相器IV2的输出以及反相器IV3的输入与节点NDP2连接。
[0135]反相器IV4的输