C2连接的位线BL提供的电压的情况下的消除双单元数据“1”时的序列的图。
[0305]如图39(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在数据消除前，负单元MC2的阈值电压Vth大于正单元MCI的阈值电压Vth。但是，负单元MC2的消除速度(S卩，阈值电压Vth减少的速度)比正单元MCI快，因此在消除后该关系反转。如果在该状态下实施读取，则读取出与紧接在前的双单元数据“1”不同的 “0”。
[0306]这样，能够使得不论在双单元数据为“0”时还是“1”时，在双单元数据消除后都读取出“0”，而无法确定所保持的双单元数据。
[0307]因此，在消除脉冲施加时，如果使得对与正单元MCI连接的副位线SBL_iP提供的电压和对与负单元MC2连接的副位线SBL_iN提供的电压不同，则不论副位线SBL_iP和副位线SBL_iN中哪一方的电压大，都能够确保紧接在消除之前的双单元数据的安全性。另外，关于使副位线SBL_iP与副位线SBL_iN中的哪一方的电压增大这一点，也可以并不固定而是随机地设定。也可以针对多个双单元的每一对而固定或者随机地设定使哪一方增大。
[0308]进而，如图8所示，本发明的实施方式基于对位线BL提供的电压越小则阈值电压Vth减少的速度越快这样的观测结果。但是，即使假设获得对位线BL提供的电压越大则阈值电压Vth减少的速度越快这样的结果，在本发明的实施方式中说明的消除双单元数据的结构以及方法也有效。这是由于，在本发明的实施方式的消除双单元数据的结构以及方法中，不论副位线SBL_iP与副位线SBL_iN中的哪一方的电压大，只要仅使它们不同，就能够确保紧接在消除之前的双单元数据的安全性。
[0309](3)CM0S 开关结构
[0310]在图15中，在Va的电压设定小于P沟道M0S晶体管P22以及P3的阈值电压|Vthp |的情况下，P沟道M0S晶体管P22与P3置换成图40所示的CMOS开关结构。即，代替P沟道M0S晶体管P22而使用CMOS传输门522，代替P沟道M0S晶体管P3而使用CMOS传输门503。
[0311 ]构成CMOS传输门522的P沟道M0S晶体管的栅极接受反相器IV5的输出，构成CMOS传输门522的N沟道M0S晶体管的栅极接受程序脉冲有效信号PPE。
[0312]构成CMOS传输门503的P沟道M0S晶体管的栅极接受节点NDP2的电压，构成CMOS传输门503的N沟道M0S晶体管的栅极接受使节点NDP2的电压反相的反相器IV501的输出。
[0313]同样地，在图16中，在Vb的电压设定小于P沟道M0S晶体管P25与P6的阈值电压Vthp I的情况下，P沟道M0S晶体管P25与P6置换成CMOS开关结构。
[0314]同样地，在图19中，在Va的电压设定小于P沟道M0S晶体管P32与P3的阈值电压Vthp I的情况下，P沟道M0S晶体管P32与P3置换成CMOS开关结构。
[0315]同样地，在图20中，在Va的电压设定小于P沟道M0S晶体管P35与P6的阈值电压Vthp I的情况下，P沟道M0S晶体管P35与P6置换成CMOS开关结构。
[0316]同样地，在图31中，在Va的电压设定小于P沟道M0S晶体管PM21与PM22的阈值电压Vthp I的情况下，P沟道M0S晶体管PM21与PM22置换成CMOS开关结构。
[0317]同样地，在图32中，在Vb的电压设定小于P沟道M0S晶体管PM23与PM24的阈值电压Vthp I的情况下，P沟道M0S晶体管PM23与PM24的开关置换成CMOS开关结构。
[0318]以上，根据实施方式具体说明了由本发明人完成的发明，但本发明不限定于实施方式，在不脱离其主旨的范围内当然能够进行各种变更。
[0319]标号说明
[0320]1微型计算机(M⑶)；2中央处理装置(CPU) ;3直接存储器访问控制器(DMAC);4总线接口电路(BIF);5随机存取存储器(RAM); 6闪存存储器模块(FMDL); 7闪存定序器(FSQC);8、9外部输入输出端口(PRT); 10定时器(TMR);11时钟脉冲生成器(CPG); 19、100存储器阵列(MARY);20副位线选择器;22读取列选择器;24第1行解码器(RDEC1);25第2行解码器(RDEC2);28改写列选择器；29输入输出电路(10BUF); 30列解码器(CDEC); 31电源电路(VPG);32定时生成器(TMG);40读取系统放电电路;41写入系统放电电路;81、91、281、291 置位部;82、92 数据输入部；83、93 数据保持部；84、94、284、294、384、394 设定部；86、88、286、288、386、388充电电路;87、89、287、289放电电路；100半导体装置;101存储器阵列；102第1存储元件；103第2存储元件；104双单元；105电压控制电路;51P1、51N1、52P1、52N1、53P1、53N1、54P1、54Ni 主位线电压控制电路；75P1、75N1、76P1、76N1、77P1、77Ni 副位线电压控制电路；PI?P6、P22、P25、P32、P35、PM1 ?PM4、PM21 ?PM24、PM31?PM34 ?沟道皿)5晶体管；附?_、吧1、吧5、匪1?匪4、匪21?匪24 N沟道MOS晶体管；IV1?IV10、IV501反相器;SW1、SW2开关;VSA_P、VSA_N校验感测放大器;PVSL、NVSL校验信号线;PSL、NSL信号线;HACSP高速访问端口；LACSP低速访问端口；MC1、MC2非易失性存储器单元;WMBL写入用的主位线;WMBL_0P?WMBL_3P正单元侧的主位线;WMBL_0N?WMBL_3N负单元侧的主位线;SBL副位线；SBL_0P?SBL_7P正单元侧的副位线；SBL_0N?SBL_7N负单元侧的副位线;WL字线;MGL存储器栅极选择线；HBUS高速总线；HBUS_D高速数据总线;PBUS外围总线;PBUS_D外围数据总线;503、531 CMOS传输门。
【主权项】
1.一种半导体装置，包括: 存储器阵列，包括多个双单元，各所述双单元通过阈值电压的差异而保持二进制数据，并由各自能够电改写的第1存储元件和第2存储元件构成；以及 电压控制电路，在接受了所述双单元数据的消除请求时，在使所述第1存储元件与所述第2存储元件的阈值电压均增加的预写之后的消除脉冲施加时，将与所述第1存储元件连接的第1位线的电压和与所述第2存储元件连接的第2位线的电压设定成不同。2.根据权利要求1所述的半导体装置，其中， 所述电压控制电路包括:第1位线电压控制电路，在所述双单元数据的写入时，对从外部提供的写入数据进行锁存，根据锁存的值，将用于使所述第1存储元件的阈值电压变化的写入电流供给到所述第1位线；以及 第2位线电压控制电路，在所述双单元数据的写入时，对从外部提供的反相写入数据进行锁存，根据锁存的值，将用于使所述第2存储元件的阈值电压变化的写入电流供给到所述第2位线， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为接地电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为电源电压VDD。3.根据权利要求2所述的半导体装置，其中， 所述半导体装置还包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线， 所述第1位线电压控制电路包括:第1置位部，接受第1锁存置位信号； 第1保持部，保持与所述第1锁存置位信号的电平相应的电平；以及第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述电源电压VDD或者所述接地电压， 所述第1锁存置位信号在所述消除脉冲施加时是将所述第1主位线的电压设定为所述接地电压的电平， 所述第2位线电压控制电路包括:第2置位部，接受第2锁存置位信号； 第2保持部，保持与所述第2锁存置位信号相应的电平；以及 第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述电源电压VDD或者所述接地电压， 所述第2锁存置位信号在所述消除脉冲施加时是将所述第2主位线的电压设定为所述电源电压VDD的电平。4.根据权利要求2所述的半导体装置，其中， 所述半导体装置还包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线， 所述第1位线电压控制电路包括:第1保持部，被输入第1数据，并保持与所输入的所述第1数据的电平相应的电平；以及 第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述电源电压VDD或者所述接地电压， 所述第1数据在所述消除脉冲施加时是将所述第1主位线的电压设定为所述接地电压的电平， 所述第2位线电压控制电路包括:第2保持部，被输入具有使所述第1数据的电平反相而获得的电平的第2数据，保持与所输入的所述第2数据的电平相应的电平；以及 第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述电源电压VDD或者所述接地电压， 所述第2数据在所述消除脉冲施加时是将所述第2主位线的电压设定为所述电源电压VDD的电平。5.根据权利要求1所述的半导体装置，其中， 所述电压控制电路包括:第1位线电压控制电路，在所述双单元数据的写入时，对从外部提供的写入数据进行锁存，根据锁存的值，将用于使所述第1存储元件的阈值电压变化的写入电流供给到所述第1位线；以及 第2位线电压控制电路，在所述双单元数据的写入时，对从外部提供的反相写入数据进行锁存，根据锁存的值，将用于使所述第2存储元件的阈值电压变化的写入电流供给到所述第2位线， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为所述电源电压VDD。6.根据权利要求5所述的半导体装置，其中， 所述半导体装置包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线， 所述第1位线电压控制电路包括:第1置位部，接受锁存置位信号； 第1保持部，保持与所述锁存置位信号的电平相应的电平；以及第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述接地电压或者所述第1电压， 所述第2位线电压控制电路包括:第2置位部，接受所述锁存置位信号； 第2保持部，保持与所述锁存置位信号的电平相应的电平；以及第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述接地电压或者所述电源电压VDD， 所述锁存置位信号在所述消除脉冲施加时是将所述第1主位线的电压设定为所述第1电压并将所述第2主位线的电压设定为所述电源电压VDD的电平。7.根据权利要求1所述的半导体装置，其中， 所述电压控制电路包括:第1位线电压控制电路，在所述双单元数据的写入时，对从外部提供的写入数据进行锁存，根据锁存的值，将用于使所述第1存储元件的阈值电压变化的写入电流供给到所述第1位线；以及 第2位线电压控制电路，在所述双单元数据的写入时，对从外部提供的反相写入数据进行锁存，根据锁存的值，将用于使所述第2存储元件的阈值电压变化的写入电流供给到所述第2位线， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为接地电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压。8.根据权利要求7所述的半导体装置，其中， 所述半导体装置还包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线， 所述第1位线电压控制电路包括:第1置位部，接受第1锁存置位信号； 第1保持部，保持与所述第1锁存置位信号的电平相应的电平；以及第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述第1电压或者所述接地电压， 所述第1锁存置位信号在所述消除脉冲施加时是将所述第1主位线的电压设定为所述接地电压的电平， 所述第2位线电压控制电路包括:第2置位部，接受第2锁存置位信号； 第2保持部，保持与所述第2锁存置位信号相应的电平；以及 第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述第1电压或者所述接地电压， 所述第2锁存置位信号在所述消除脉冲施加时是将所述第2主位线的电压设定为所述第1电压的电平。9.根据权利要求1所述的半导体装置，其中， 所述电压控制电路包括:第1位线电压控制电路，在所述双单元数据的读取时，将非选择的所述第1位线设定为接地电压；以及 第2位线电压控制电路，在所述双单元数据的读取时，将非选择的所述第2位线设定为接地电压， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为接地电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为电源电压VDD。10.根据权利要求1所述的半导体装置，其中， 所述电压控制电路包括:第1位线电压控制电路，在读取所述双单元数据时，将非选择的所述第1位线设定为接地电压；以及 第2位线电压控制电路，在读取所述双单元数据时，将非选择的所述第2位线设定为接地电压， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为所述电源电压VDD。11.根据权利要求1所述的半导体装置，其中， 包括:第1位线电压控制电路，在读取所述双单元数据时，将非选择的所述第1位线设定为接地电压；以及 第2位线电压控制电路，在读取所述双单元数据时，将非选择的所述第2位线设定为接地电压， 所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为接地电压， 所述第2位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压。12.根据权利要求1所述的半导体装置，其中， 所述半导体装置还包括向所述第1存储元件和所述第2存储元件的存储器栅极、控制栅极以及源极线供给电压的电源电路， 所述电源电路在所述消除脉冲施加时向所述控制栅极供给大于接地电压并且小于电源电压VDD的电压。
【专利摘要】存储器阵列(101)包括多个通过阈值电压的差异而保持二进制数据并且由各自能够电改写的第1存储元件(102)与第2存储元件(103)构成的双单元(104)。电源控制电路(105)在接受了双单元数据的消除请求时，在使第1存储元件(102)与第2存储元件(103)的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件(102)连接的第1位线BL的电压和与第2存储元件(103)连接的第2位线/BL的电压设定成不同。
【IPC分类】G11C16/02, G11C16/06, G11C16/04
【公开号】CN105474324
【申请号】CN201380078889
【发明人】加藤多实结
【申请人】瑞萨电子株式会社
【公开日】2016年4月6日
【申请日】2013年8月15日
【公告号】US20160180941, WO2015022742A1