>[0187]然后，闪存定序器7使对正极用的充电电压线PGCV提供的电压从Va回到VDD。
[0188]如上所述，在本实施方式中，通过主位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Va，将与负单元连接的位线的电压设定为Vb(=VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。
[0189][第4实施方式]
[0190]图18是示出第4实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图10的电路结构中的主位线电压控制电路51P0?51P3、51N0?51N3在图18的电路结构中置换成主位线电压控制电路53P0?53P3、53N0?53N3。
[0191]图19是示出第4实施方式的主位线电压控制电路53Pi(i= 0?3)的结构的图。图19的主位线电压控制电路53Pi与图11的主位线电压控制电路51Pi不同之处如下。
[0192]另外，图11的设定部84具备P沟道M0S晶体管P2，与此相对地，图19的设定部384具备P沟道M0S晶体管P32W沟道M0S晶体管P2与电源电压VDD的线连接，与此相对地，P沟道M0S晶体管P32在正侧与负侧与共用的充电电压线GCV连接。此处，对充电电压线GCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va (在VDD)。
[0193]图20是示出第4实施方式的主位线电压控制电路53Ni(i= 0?3)的结构的图。图20的主位线电压控制电路53Ni与图12的主位线电压控制电路51Ni不同之处如下。
[0194]另外，图12的设定部94具备P沟道M0S晶体管P5，与此相对地，图20的设定部394具备P沟道M0S晶体管P35W沟道M0S晶体管P5与电源电压VDD的线连接，与此相对地，P沟道M0S晶体管P35与充电电压线GCV连接。此处，对充电电压线GCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(在VDD)。
[0195](动作定时)
[0196]图21是示出第4实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0197]闪存定序器7将ZM0S选择信号Z0、Z1设定为“L”电平，将放电信号DCR0、DCR1设定为“H”电平。由此，gU位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vs s的线连接。
[0198]闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，将写入脉冲WPLS设定为“H”电平，将锁存置位高电平信号LSH暂时设定为“L”电平，之后设定为“H”电平。然后，闪存定序器7将正锁存置位低电平信号PLSL暂时设定为“H”电平，之后设定为“L”电平，使负锁存置位低电平信号NLSL维持于“L”电平，并使锁存开关信号LSW维持于“L”电平。
[0199]进而，闪存定序器7使对与P沟道M0S晶体管P32以及P35连接的充电电压线GCV提供的电压从VDD变化成Va(0〈Va〈VDD)。
[0200]由此，在主位线电压控制电路53P0?53P3中，节点NDP1的锁存数据PData成为“L”电平，节点NDP2成为“H”电平，N沟道M0S晶体管N2、N3、N4导通，P沟道M0S晶体管P3截止，节点NDP3成为“L”电平。其结果是，主位线WMBL_0P?WMBL_3P的电压成为接地电压Vss。
[0201 ]另外，在主位线电压控制电路53N0?53N3中，节点NDN1的锁存数据NData成为“Η”电平，节点NDN2成为“L”电平，Ν沟道M0S晶体管Ν6截止，Ρ沟道M0S晶体管Ρ35、Ρ6导通，节点NDN3成为“Η”电平。其结果是，主位线WMBL_0N?WMBL_3N的电压成为Va。
[0202]接下来，闪存定序器7将放电信号DCR0、DCR1设定为“L”电平。由此，副位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vs s的线不连接。
[0203]另外，闪存定序器7将ZM0S选择信号Z0、Z1设定为“H”电平。由此，主位线WMBL_iP(i=0?3)与副位线SBL_iP以及SBL_i+4P连接，副位线SBL_iP以及SBL_i+4P的电压成为接地电压Vss。另外，主位线WMBL_iN( i = 0?3)与副位线SBL_iN以及SBL_i+4N连接，副位线SBL_iN以及SBL_i+4N的电压成为Va。
[0204]接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压VNN(-10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。
[0205]由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MCI连接的副位线SBL_0P?SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N?SBL_7N的电压为Va，因此正单元MCI的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。
[0206]接下来，闪存定序器7使源极线SL的电压回到非选择状态(0V)。由此，结束对存储器单元MC1、MC2施加消除脉冲，BTBT消除结束。另外，闪存定序器7使存储器栅极MG的电压回到非选择电压(0V)。
[0207]接下来，闪存定序器7将放电信号DCR0、DCR1设定为“H”电平，将ZM0S选择信号Z0、Z1设定为“L”电平。
[0208]由此，主位线WMBL_iP(i = 0?3)与副位线SBL_iP以及SBL_i+4P不连接。另外，主位线WMBL_iN(i = 0?3)与副位线SBL_iN以及SBL_i+4N不连接。另外，副位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vss的线连接，副位线SBL_0N?SBL_7N的电压回到接地电压
Vsso
[0209 ]然后，闪存定序器7使对充电电压线GCV提供的电压从Va回到VDD。
[0210]如上所述，在本实施方式中，通过主位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为Va(0〈Va〈VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。
[0211][第5实施方式]
[0212]图22是示出第5实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图10的电路结构中的主位线电压控制电路51P0?51P3、51N0?51N3在图22的电路结构中置换成主位线电压控制电路54P0?54P3、54N0?54N3。
[0213]图23是示出第5实施方式的主位线电压控制电路54Pi(i= 0?3)的结构的图。图23的主位线电压控制电路54Pi与图11的主位线电压控制电路51Pi不同之处如下。
[0214]图11的置位部81具备N沟道M0S晶体管N1，与此相对地，图23的置位部281具备N沟道M0S晶体管N21。与N沟道M0S晶体管N1同样地，N沟道M0S晶体管N21设置于节点NDP1与接地电压Vss的线之间。N沟道M0S晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号 LSL。
[0215]图24是示出第5实施方式的主位线电压控制电路54Ni(i= 0?3)的结构的图。图24的主位线电压控制电路54Ni与图12的主位线电压控制电路51Ni不同之处如下。
[0216]图12的置位部91具备N沟道M0S晶体管N5，与此相对地，图24的置位部291具备N沟道M0S晶体管N25。与N沟道M0S晶体管N2同样地，N沟道M0S晶体管N25设置于节点NDN1与接地电压Vss的线之间。N沟道M0S晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号 LSL。
[0217](动作定时)
[0218]图25是示出第5实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0219]闪存定序器7将ZM0S选择信号Z0、Z1设定为“L”电平，将放电信号DCR0、DCR1设定为“H”电平。由此，gU位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vs s的线连接。
[0220]闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，将写入脉冲WPLS设定为“H”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平。
[0221 ]进而，闪存定序器7将锁存开关信号LSW暂时设定为“Η”电平。进而，闪存定序器7对数据总线PBUS_D输出“L”电平的数据，由此，通过非反相信号线PSL而将“L”电平送到主位线电压控制电路54P0?54P3，通过反相信号线NSL而将“H”电平送到主位线电压控制电路54N0?54N3。
[0222]由此，在主位线电压控制电路54P0?54P3中，开关SW1接通，节点NDP1的锁存数据PData成为“L”电平，节点NDP2成为“H”电平，N沟道M0S晶体管N2、N3、N4导通，P沟道M0S晶体管P3截止，节点NDP3成为“L”电平。其结果是，主位线WMBL_0P?WMBL_3P的电压成为接地电压 Vss。
[0223]另外，在主位线电压控制电路51N0?51N3中，开关SW2接通，节点NDN1的锁存数据NData成为“H”电平，节点NDN2成为“L”电平，N沟道M0S晶体管N6截止，P沟道M0S晶体管P5、P6导通，节点NDN3成为“H”电平。其结果是，主位线WMBL_0N?WMBL_3N的电压成为VDD。
[0224]以下的动作与第2实施方式相同，因此不重复进行说明。
[0225]如上所述，根据本实施方式，与第2实施方式同样地，能够使得在消除后无法读取消除前的双单元数据。
[0226][第6实施方式]
[0227]图26是示出第6实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0228]图22的电路结构中的读取系统放电电路40在图26的电路结构中置换成副位线电压控制电路75P0?75P3、75N0?75N3。
[0229]副位线电压控制电路75Pi在双单元数据的读取时以及消除脉冲施加时，控制副位线SBL_iP与副位线SBL_i+4P的电压。副位线电压控制电路75Ni在双单元数据的读取时以及消除脉冲施加时，控制副位线SBL_iN与副位线SBL_i+4N的电压。
[0230]图27是示出第6实施方式的副位线电压控制电路75Pi(i= 0?3)的结构的图。副位线电压控制电路75Pi具备充电电路88和放电电路89。
[0231]充电电路88具备P沟道M0S晶体管PMUPM2J沟道M0S晶体管PM1设置于电源电压VDD的线与副位线SBL_iP之间。P沟道M0S晶体管PM1的栅极接受正充电信号PCROl沟道M0S晶体管PM2设置于电源电压VDD的线与副位线SBL_i+4P之间。P沟道M0S晶体管PM2的栅极接受正充电信号PCR1。
[0232]放电电路89具备N沟道M0S晶体管匪1、匪2A沟道M0S晶体管匪1设置于副位线SBL_iP与接地电压Vss的线之间。N沟道M0S晶体管匪1的栅极接受正放电信号roCR(LN沟道M0S晶体管匪2设置于副位线SBL_i+4P与接地电压Vss的线之间。N沟道M0S晶体管匪2的栅极接受正放电信号H)CR1。
[0233]在双单元数据的读取时，副位线电压控制电路75Pi根据正放电信号H)CR0、roCRl，将通过副位线选择器20设为非选择的副位线SBL_iP和/或SBL_i+4P选择性地连接到接地电压 Vss。
[0234]图28是示出第6实施方式的副位线电压控制电路75Ni(i= 0?3)的结构的图。副位线电压控制电路75Ni具备充电电路86和放电电路87。
[0235]充电电路86具备P沟道M0S晶体管PM3JMLP沟道M0S晶体管PM3设置于电源电压VDD的线与副位线SBL_iN之间。P沟道M0S晶体管PM3的栅极接受负充电信号NCR0。P沟道M0S晶体管PM4设置于电源电压VDD的线与副位线SBL_i+4N之间。P沟道M0S晶体管PM4的栅极接受负充电信号NCR1。
[0236]放电电路87具备N沟道MOS晶体管匪3'NMLN沟道MOS晶体管匪3设置于副位线SBL_iN与接地电压Vss的线之间。N沟道MOS晶体管匪3的栅极接受负放电信号NDCR(LN沟道MOS晶体管匪4设置于副位线SBL_i +4N与接地电压Vs s的线之间。N沟道M0S晶体管匪4的栅极接受负放电信号NDCR1。
[0237]在双单元数据的读取时，副位线电压控制电路75Ni根据负放电信号NDCR0、NDCR1，将通过副位线选择器20设为非选择的副位线SBL_iN和/或SBL_i+4N选择性地连接到接地电压 Vss。
[0238](动作定时)
[0239]图29是示出第6实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0240]闪存定序器7将程序脉冲有效信号PPE设定为“L”电平，将写入脉冲WPLS设定为“H”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平，使ZM0S选择信号Z0、Z1维持于“L”电平。
[0241 ]闪存定序器7使正充电信号PCR0、PCR1维持于“H”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7使正放电信号H)CR0、roCRl维持于“H”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。
[0242]由此，在副位线电压控制电路75P0?75P3中，P沟道M0S晶体管PM1、PM2截止，N沟道M0S晶体管NM1、NM2截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为接地电压Vss。
[0243]另外，在副位线电压控制电路75N0?75N3中，P沟道M0S晶体管PM3、PM4导通，N沟道M0S晶体管NM3、NM4截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为VDD。
[0244]接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压(_10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。
[0245]由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MCI连接的副位线SBL_0P?SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N?SBL_7N的电压为VDD，因此正单元MCI的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。
[0246]接下来，闪存定序器7使源极线SL的电