压回到非选择状态(0V)。由此，结束对存储器单元MC1、MC2施加消除脉冲，BTBT消除结束。另外，闪存定序器7使存储器栅极MG的电压回到非选择电压(0V)。
[0247]接下来，闪存定序器7使负充电信号NCR0、NCR1回到“H”电平，使负放电信号NDCR0、NDCR1回到“H”电平。由此，副位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vss的线连接，副位线SBL_0N?SBL_7N的电压回到接地电压Vs s。
[0248]如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为VDD，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。
[0249][第7实施方式]
[0250]图30是示出第7实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图26的副位线电压控制电路75P0?75P3、75N0?75N3在图30的电路结构中置换成副位线电压控制电路76P0?76P3、76N0?76N3。
[0251]图31是示出第7实施方式的副位线电压控制电路76Pi(i= 0?3)的结构的图。副位线电压控制电路76Pi具备充电电路288和放电电路289。
[0252]充电电路288具备P沟道M0S晶体管PM2UPM221沟道M0S晶体管PM21设置于正极用的充电电压线PBCV与副位线SBL_iP之间。P沟道M0S晶体管PM21的栅极在正侧与负侧接受共用的充电信号CROJ沟道M0S晶体管PM22设置于正极用的充电电压线roCV与副位线SBL_i+4P之间。P沟道M0S晶体管PM22的栅极在正侧与负侧接受共用的充电信号CR1。此处，对充电电压线PBCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(关 VDD)。
[0253]放电电路289具备N沟道M0S晶体管匪21、匪22 j沟道M0S晶体管匪21设置于副位线SBL_iP与接地电压Vss的线之间。N沟道M0S晶体管NM21的栅极在正侧与负侧接受共用的放电信号DCROd沟道M0S晶体管匪22设置于副位线SBL_i+4P与接地电压Vss的线之间。N沟道M0S晶体管匪22的栅极在正侧与负侧接受共用的放电信号DCR1。
[0254]图32是示出第7实施方式的副位线电压控制电路76Ni(i= 0?3)的结构的图。副位线电压控制电路76Ni具备充电电路286和放电电路287。
[0255]充电电路286具备P沟道M0S晶体管PM23和PM2LP沟道M0S晶体管PM23设置于负极用的充电电压线NBCV与副位线SBL_iN之间。P沟道M0S晶体管PM23的栅极在正侧与负侧接受共用的充电信号CR0J沟道M0S晶体管PM24设置于负极用的充电电压线NBCV与副位线SBL_i+4N之间。P沟道M0S晶体管PM24的栅极在正侧与负侧接受共用的充电信号CR1。此处，对充电电压线NBCV提供的电压为Vb。在本实施方式中，设为Vb = VDD来进行说明。
[0256]放电电路287具备N沟道M0S晶体管NM23、匪2LN沟道M0S晶体管匪23设置于副位线SBL_i N与接地电压Vs s的线之间。N沟道M0S晶体管NM2 3的栅极在正侧与负侧接受共用的放电信号DCROd沟道M0S晶体管匪24设置于副位线SBL_i+4N与接地电压Vss的线之间。N沟道M0S晶体管匪24的栅极在正侧与负侧接受共用的放电信号DCR1。
[0257](动作定时)
[0258]图33是示出第7实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0259]闪存定序器7将程序脉冲有效信号PPE设定为“L”电平，使写入脉冲WPLS维持于“L”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平，使ZM0S选择信号Z0、Z1维持于“L”电平。
[0260]闪存定序器7使对正极用的充电电压线PBCV提供的电压从VDD变化成Va(0〈Va〈VDD)，使对负极用的充电电压线NBCV提供的电压维持于VDD。
[0261]然后，闪存定序器7将正充电信号PCR0、PCR1设定为“L”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7将正放电信号PDCR0、PDCR1设定为“L”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。
[0262]由此，在副位线电压控制电路76P0?76P3中，P沟道M0S晶体管PM21、PM22导通，N沟道M0S晶体管NM2UNM22截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为Va。
[0263]另外，在副位线电压控制电路76N0?76N3中，P沟道M0S晶体管PM23、PM24导通，N沟道MOS晶体管NM23、NM24截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为VDD。
[0264]接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压VNN(-10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。
[0265]由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MCI连接的副位线SBL_0P?SBL_7P的电压为Va，并且与负单元MC2连接的副位线SBL_0N?SBL_7N的电压为VDD，因此正单元MCI的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。
[0266]接下来，闪存定序器7使源极线SL的电压回到非选择状态(0V)。由此，结束对存储器单元MC1、MC2施加消除脉冲，BTBT消除结束。另外，闪存定序器7使存储器栅极MG的电压回到非选择电压(0V)。
[0267]接下来，闪存定序器7使正充电信号PCR0、PCR1与负充电信号NCR0、NCR1回到“H”电平，使正放电信号roCRO、PDCR1与负放电信号NDCR0、NDCR 1回到“H”电平。由此，副位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vss的线连接，副位线SBL_0N?SBL_7N的电压回到接地电压Vss。
[0268]然后，闪存定序器7使对正极用的充电电压线PBCV提供的电压从Va回到VDD。
[0269]如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Va(0〈Va〈VDD)，将与负单元连接的位线的电压设定为VDD，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。
[0270][第8实施方式]
[0271]图34是示出第8实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0272]图26的副位线电压控制电路75P0?75P3、75N0?75N3在图34的电路结构中置换成副位线电压控制电路77P0?77P3、77N0?77N3。
[0273]图35是示出第8实施方式的副位线电压控制电路77Pi(i= 0?3)的结构的图。图35的副位线电压控制电路77Pi与图27的副位线电压控制电路75Pi不同之处如下。
[0274]图27的充电电路88具备P沟道M0S晶体管PM1、PM2，与此相对地，图35的充电电路388具备P沟道M0S晶体管PM3UPM321沟道M0S晶体管PM31在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_iP之间。P沟道M0S晶体管PM31的栅极接受正充电信号PCROW沟道M0S晶体管PM32在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_i+4P之间。P沟道M0S晶体管PM32的栅极接受正充电信号PCR1。此处，对充电电压线BCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(0〈Va〈VDD)。
[0275]图36是示出第8实施方式的副位线电压控制电路77Ni(i= 0?3)的结构的图。图36的副位线电压控制电路77Ni与图28的副位线电压控制电路75Ni不同之处如下。
[0276]图28的充电电路86具备P沟道M0S晶体管PM3、PM4，与此相对地，图36的充电电路383具备P沟道M0S晶体管PM33JM341沟道M0S晶体管PM33在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_iN之间。P沟道M0S晶体管PM33的栅极接受负充电信号NCROW沟道M0S晶体管PM34在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_i+4N之间。P沟道MOS晶体管PM34的栅极接受负充电信号NCR1。
[0277](动作定时)
[0278]图37是示出第8实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0279]闪存定序器7将程序脉冲有效信号PPE设定为“L”电平，使写入脉冲WPLS维持于“L”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平，使ZM0S选择信号Z0、Z1维持于“L”电平。
[0280]接下来，闪存定序器7使对与？沟道顯3晶体管?131、？132、？133、？134以及？35连接的充电电压线BCV提供的电压从VDD变化成Va(0〈Va〈VDD)。
[0281]然后，闪存定序器7使正充电信号PCR0、PCR1维持于“Η”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7使正放电信号PDCR0、PDCR1维持于“Η”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。
[0282]由此，在副位线电压控制电路77P0?77P3中，P沟道M0S晶体管PM31、PM32截止，N沟道M0S晶体管匪1、匪2截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为接地电压
Vsso
[0283]另外，在副位线电压控制电路77N0?77N3中，P沟道M0S晶体管PM33、PM34导通，N沟道M0S晶体管NM3、NM4截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为Va。
[0284]接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压VNN(-10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。
[0285]由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MCI连接的副位线SBL_0P?SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N?SBL_7N的电压为Va(0〈Va〈VDD)，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。
[0286]接下来，闪存定序器7使源极线SL的电压回到非选择状态(0V)。由此，结束对存储器单元MC1、MC2施加消除脉冲，BTBT消除结束。另外，闪存定序器7使存储器栅极MG的电压回到非选择电压(0V)。
[0287]接下来，闪存定序器7使负充电信号NCR0、NCR1回到“H”电平，使负放电信号NDCR0、NDCR1回到“H”电平。由此，副位线SBL_0P?SBL_7P、SBL_0N?SBL_7N与接地电压Vss的线连接，副位线SBL_0N?SBL_7N的电压回到接地电压Vs s。
[0288]然后，闪存定序器7使对充电电压线BCV提供的电压从Va回到VDD。
[0289]如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为Va(0〈Va〈VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。
[0290][第9实施方式]
[0291]在第1?第8实施方式中，在消除脉冲施加时将控制栅极CG的电压设为0V，但在本实施方式中，在消除脉冲施加时，将控制栅极CG的电压设定为Vb(0〈Vb〈VDD)。
[0292]在本实施方式中，对控制栅极CG提供Vb(0V〈Vb〈VDD)。在消除脉冲施加时，控制栅极CG较弱地导通，位线SBL的电压有效地传递到存储器栅极MG的下方。其结果是，能够增大副位线SBL_iP与SBL_iN的电位差对存储器单元MC1、MC2间的消除速度之差造成的影响。
[0293](动作定时)
[0294]图38是示出第9实施方式的双单元数据的消除脉冲施加时的动作定时的图。作为第2实施方式的变形例来进行说明，但在其他实施方式中也能够实施同样的变形。
[0295]图38与图13的第2实施方式的动作定时不同之处在于，在图38中，在消除脉冲期间，闪存定序器7将控制栅极CG的电压设定为Vb(0〈Vb〈VDD)。由此，如上所述，能够增大存储器单元MC1、MC2间的消除速度之差，能够提高安全性。
[0296]本发明不限定于上述实施方式，还包括例如下述的变形例。
[0297](1)切换控制
[0298]在本发明的实施方式中，在接受了双单元数据的消除请求时，将连接于正单元MCI的副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压设定成不同。本发明不限定于上述的双单元数据的消除处理。
[0299]例如，也可以是，半导体装置具备在接受了双单元数据的消除请求时如上所述地使副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压不同的功能以及使副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压相同的功能双方，并能够切换执行某一种功能。
[0300](2)对位线提供的电压
[0301 ]在本实施方式中，使对与正单元MCI连接的副位线提供的电压小于对与负单元MC2连接的副位线提供的电压，并且使正单元MCI的消除速度比负单元MC2的消除速度快，但不限定于此。
[0302]图39(a)是示出在使与正单元MCI连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的消除双单元数据“0”时的序列的图。
[0303]如图39(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在双单元数据消除前，正单元MCI的阈值电压Vth大于负单元MC2的阈值电压Vth。负单元MC2的消除速度(S卩，阈值电压Vth减少的速度)比正单元MC 1快，因此在消除后也维持该关系，如果在该状态下实施读取，则读取出紧接在前的双单元数据“0”。
[0304]图39(b)是示出在使与正单元MCI连接的位线BL的电压大于对与负单元M